JPS6287984A - 画面メモリアクセス方式 - Google Patents
画面メモリアクセス方式Info
- Publication number
- JPS6287984A JPS6287984A JP22843085A JP22843085A JPS6287984A JP S6287984 A JPS6287984 A JP S6287984A JP 22843085 A JP22843085 A JP 22843085A JP 22843085 A JP22843085 A JP 22843085A JP S6287984 A JPS6287984 A JP S6287984A
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- Japan
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- access
- screen memory
- display
- display time
- address
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はラスタスキャン方式の０１Ｌ’ｒの表示時間を
２分割し、画面メモリのアクセス表示と、リフレッシュ
とを選択的に行なう画面メモリアクセス方式において、
画面メモリの表示のためのアクセスは前記表示時間の前
半と後半で続出したアドレス成分を組合せて２単位のア
ドレスを生成する。
２分割し、画面メモリのアクセス表示と、リフレッシュ
とを選択的に行なう画面メモリアクセス方式において、
画面メモリの表示のためのアクセスは前記表示時間の前
半と後半で続出したアドレス成分を組合せて２単位のア
ドレスを生成する。
たとえばニプルモードアクセスを行ない、前記画面メモ
リのリフレッシュのためのアクセスは前記表示時間の後
半で行なうようにして、高速メモリを使用せず高速アク
セスを可能としたものである。
リのリフレッシュのためのアクセスは前記表示時間の後
半で行なうようにして、高速メモリを使用せず高速アク
セスを可能としたものである。
本発明はラスタスキャン方式のＣ几Ｔの表示時間を２分
割し、画面メモリのアクセス表示と、リフレッシュとを
選択的に行なう画面メモリアクセス方式の改善に関する
ものである。
割し、画面メモリのアクセス表示と、リフレッシュとを
選択的に行なう画面メモリアクセス方式の改善に関する
ものである。
従来、ラスクスキャン方式のＣＲＴの表示時間を２分割
し、第１．第２のアクセスとして画面メモリのアクセス
表示と、リフレッシュとを選択的に行なう装置が多用さ
れている。第４図（α）はこの種の従来例の構成説明図
で、同図（ｂ）はその動作説明図である。
し、第１．第２のアクセスとして画面メモリのアクセス
表示と、リフレッシュとを選択的に行なう装置が多用さ
れている。第４図（α）はこの種の従来例の構成説明図
で、同図（ｂ）はその動作説明図である。
同図（ａ）において、処理装置（ｏｐｔｒ）ｉのアドレ
ス。
ス。
データバス１０に接続され、ＯＲＴコントローラ（０几
Ｔｏ） ２を介して、バイトまたはワード単位のデータ
の表示アドレスをセレクタ３に入れ、表示を選択し画面
メモリ４から通常の手順（略）を経てラスクスキャン方
式の０几Ｔ５の画面に表示する。一方ＯＰＵ １からの
コマンドによシセレクタ３がリフレッシュを選択し画面
メモリ４をアクセスして所定のプログラムに従ってリフ
レッシュを行なう。
Ｔｏ） ２を介して、バイトまたはワード単位のデータ
の表示アドレスをセレクタ３に入れ、表示を選択し画面
メモリ４から通常の手順（略）を経てラスクスキャン方
式の０几Ｔ５の画面に表示する。一方ＯＰＵ １からの
コマンドによシセレクタ３がリフレッシュを選択し画面
メモリ４をアクセスして所定のプログラムに従ってリフ
レッシュを行なう。
この場合、ＣＲＴの表示期間はＣＰＵのコマンドによる
リフレッシュはできなかつｆｉ−６〔発明が解決しよう
とする問題点〕 たとえば、１６ビツトのワード単位データを通常の画面
メモリ４から読出して表示するための表示時間は約４０
０ ｎａを要する。これに対し、この表示時間を２分割
し、一方を表示に使用し他方をりフレッシュに使用すれ
ば効率的である。しかし通常の画面メモリでは１６ビツ
トのワード単位データを表示するのに２００ＴＬａでは
困難でおるから、高速メモリを使用する外なかった。
リフレッシュはできなかつｆｉ−６〔発明が解決しよう
とする問題点〕 たとえば、１６ビツトのワード単位データを通常の画面
メモリ４から読出して表示するための表示時間は約４０
０ ｎａを要する。これに対し、この表示時間を２分割
し、一方を表示に使用し他方をりフレッシュに使用すれ
ば効率的である。しかし通常の画面メモリでは１６ビツ
トのワード単位データを表示するのに２００ＴＬａでは
困難でおるから、高速メモリを使用する外なかった。
本発明の目的は高速メモリを使用することなく、画面メ
モリのブロックデータの１表−示時間を２分割し、一方
が表示のアクセスを、他方ＩＹリフレッシュのアクセス
を行なうようにした画面メモリアクセス方式を提供する
ことにある。
モリのブロックデータの１表−示時間を２分割し、一方
が表示のアクセスを、他方ＩＹリフレッシュのアクセス
を行なうようにした画面メモリアクセス方式を提供する
ことにある。
前記目的を達成するため、本発明によれば、画面メモリ
の表示のためのアクセスは画面メモリの表示時間の前半
と後半で読出したアドレス成分を組合せて２単位のアド
レスを生成する。たとえばニプルモードアクセス方式を
用い、また前記画面メモリのリフレッシュのためのアク
セスは前記表示時間の後半で行なうようにしたものであ
る。
の表示のためのアクセスは画面メモリの表示時間の前半
と後半で読出したアドレス成分を組合せて２単位のアド
レスを生成する。たとえばニプルモードアクセス方式を
用い、また前記画面メモリのリフレッシュのためのアク
セスは前記表示時間の後半で行なうようにしたものであ
る。
上記の構成によ）、ニプルモードアクセスＩｄ、アドレ
スの構成は、第３図の原理説明図に示すように、■の横
成分（几Ａｓ）Ａと■の縦成分（ＯＡ８）の第１成分Ｂ
１との組合せで■の第１のアドレス（ＡＤ） ０１を得
、■の（几Ａｓ）Ａと■の（ＯＡ８）のＢ２との組合せ
で■の第２のアドレス（ＡＤ）０２を得るように制御し
、１表示時間の間に２単位データのアクセスが可能とな
る。
スの構成は、第３図の原理説明図に示すように、■の横
成分（几Ａｓ）Ａと■の縦成分（ＯＡ８）の第１成分Ｂ
１との組合せで■の第１のアドレス（ＡＤ） ０１を得
、■の（几Ａｓ）Ａと■の（ＯＡ８）のＢ２との組合せ
で■の第２のアドレス（ＡＤ）０２を得るように制御し
、１表示時間の間に２単位データのアクセスが可能とな
る。
いまアドレス例として簡略化したもので示し、Ａ＝ ”
ＤＯ”、 Ｂ＝ ”００”、 Ｂ２＝ ”０１”とすれ
ば、０１＝１００００”、 ０２＝”０００１” ０
２７ トレスが得うレ、これに対応するデータが出力さ
れる。
ＤＯ”、 Ｂ＝ ”００”、 Ｂ２＝ ”０１”とすれ
ば、０１＝１００００”、 ０２＝”０００１” ０
２７ トレスが得うレ、これに対応するデータが出力さ
れる。
第１図は本発明の実施例の構成説明図で６９、第２図■
〜■はその動作波形図である。
〜■はその動作波形図である。
第１図において、第４図（α）の従来例の構成と異なる
点は、セレクタ３で０几ＴＯ２からの表示アクセス時間
か、ＯＰＵからのリフレッシュ時間かを選択し、直接画
面メモリ４に送るのではなく、一旦バツファ１２に格納
した後、第１の表示アクセスにおい【は、ニブルモード
制御、すなわち几Ａｓ１０ＡＳ制御を受けて、第３図の
原理に基づき２つのアドレスに対応するデータが読出さ
れ、レジスタ１３に書込まれる。このデータ■がめ変換
回路１４を介して０几Ｔ５に表示される。
点は、セレクタ３で０几ＴＯ２からの表示アクセス時間
か、ＯＰＵからのリフレッシュ時間かを選択し、直接画
面メモリ４に送るのではなく、一旦バツファ１２に格納
した後、第１の表示アクセスにおい【は、ニブルモード
制御、すなわち几Ａｓ１０ＡＳ制御を受けて、第３図の
原理に基づき２つのアドレスに対応するデータが読出さ
れ、レジスタ１３に書込まれる。このデータ■がめ変換
回路１４を介して０几Ｔ５に表示される。
一方、第２のリフレッシュアクセスにおいては、バッフ
ァ１２から直接画面メモリ４に対し行なわれる。
ァ１２から直接画面メモリ４に対し行なわれる。
これらの回路のタイミング制御は制御回路１１で行なわ
れる。
れる。
すなわち、セレクタ３に対しては制御信号■により ０
ＲＴＯ２とＯＰＵ １の切替制御が行なわれ、レジスタ
１６に対しては制御信号■により１表示時間に組合され
た２つのデータ＠に対する誓込み制御が行なわれ、い変
換回路１４では制御信号０によりデータ＠の変換制御が
行なわれる。
ＲＴＯ２とＯＰＵ １の切替制御が行なわれ、レジスタ
１６に対しては制御信号■により１表示時間に組合され
た２つのデータ＠に対する誓込み制御が行なわれ、い変
換回路１４では制御信号０によりデータ＠の変換制御が
行なわれる。
第２図■〜■は上記の動作波形を示すものである。同図
■の基本クロック（ＯＬＫ ）に対し、同図■の１／２
０ＬＫが第６図で説明したニプルモードアクセスの１表
示時間に対応し、前半が０ＲＴＯによる表示アクセスに
、後半がＯＰＵによるリフレッシュアクセスに用いられ
る。そしてＣ几ＴＯ２による表示アクセスは、画面メモ
リ４に対してＣ几ＴＯ２から几Ａｓ１０ＡＳ制御が行な
われ、同図■ＲＡＳのアドレス成分人と同図■ＯＡＳの
アドレス成分Ｉ３１．Ｂ２の組合せにより、同図■に示
すアドレス（ＡＤ）ＯＨ。
■の基本クロック（ＯＬＫ ）に対し、同図■の１／２
０ＬＫが第６図で説明したニプルモードアクセスの１表
示時間に対応し、前半が０ＲＴＯによる表示アクセスに
、後半がＯＰＵによるリフレッシュアクセスに用いられ
る。そしてＣ几ＴＯ２による表示アクセスは、画面メモ
リ４に対してＣ几ＴＯ２から几Ａｓ１０ＡＳ制御が行な
われ、同図■ＲＡＳのアドレス成分人と同図■ＯＡＳの
アドレス成分Ｉ３１．Ｂ２の組合せにより、同図■に示
すアドレス（ＡＤ）ＯＨ。
０２に対応するデータが読出され、同図■に示すレジス
タ１６に誉込まれる。このデータ＠が同図■に示すの変
換タイミングの制御信号によシ変換制御される。
タ１６に誉込まれる。このデータ＠が同図■に示すの変
換タイミングの制御信号によシ変換制御される。
以上説明したように、本発明によれば、画面メモリの表
示のためのアクセスは画面メモリの表示時間の前牛と後
半で読出したアドレス成分を組合せて２単位のアドレス
を生成する。たとえばニプルモードアクセス方式を用い
、また前記画面メモリのリフレッシュのためのアクセス
は前記表示時間の後半で行なうようにしたものである。
示のためのアクセスは画面メモリの表示時間の前牛と後
半で読出したアドレス成分を組合せて２単位のアドレス
を生成する。たとえばニプルモードアクセス方式を用い
、また前記画面メモリのリフレッシュのためのアクセス
は前記表示時間の後半で行なうようにしたものである。
これによりたとえば１６ビツトのブロックｔ−４００ｔ
ｓｓで表示する通常の画面メモ’Ｊｔ−２分割し、リフ
レッシュを行ないつつ２単位のデータを表示することが
可能とな９、高速メモリを用いたものと等価の効果が安
価に得られるものである。
ｓｓで表示する通常の画面メモ’Ｊｔ−２分割し、リフ
レッシュを行ないつつ２単位のデータを表示することが
可能とな９、高速メモリを用いたものと等価の効果が安
価に得られるものである。
第１図は本発明の実施例の構成説明図、第２図は本発明
の実施例の動作波形図、第３図はニプルモードアクセス
の原理説明図、第４図（α）、 （ｂ）は従来例の説明
図であシ、図中、１は処−理装置、２はＯＲＴコントロ
ーラ、３はセレクタ、４は画面メモリ、５は０几Ｔ、１
１は制御回路、１２はバッファ、１３はレジスタ、１４
はＶＳ変換回路を示す。
の実施例の動作波形図、第３図はニプルモードアクセス
の原理説明図、第４図（α）、 （ｂ）は従来例の説明
図であシ、図中、１は処−理装置、２はＯＲＴコントロ
ーラ、３はセレクタ、４は画面メモリ、５は０几Ｔ、１
１は制御回路、１２はバッファ、１３はレジスタ、１４
はＶＳ変換回路を示す。
Claims (2)
- （１）処理装置（ＣＰＵ）制御の下に、画面メモリに書
込んだデータを読出してラスタスキャンＣＲＴに表示す
る表示装置において、該処理装置が表示時間を２分割し
、画面メモリアクセスのための第１のアクセスと第２の
アクセスを行なう画面メモリアクセス方式であつて、前
記第１のアクセスは前記表示時間の前半に２単位分の表
示データを画面メモリから得て該表示時間の前半と後半
に表示し、前記第２のアクセスは前記表示時間の後半で
行なうようにしたことを特徴とする画面メモリアクセス
方式。 - （２）前記第１のアクセスが、アドレスの構成を横成分
と縦第１、第２成分とし、前記表示時間の前半で横成分
と縦第１成分より第１の単位アドレスを得、後半で横成
分と縦第２成分より第２の単位アドレスを得て行なうニ
プルモードアクセスであることを特徴とする特許請求の
範囲第１項記載の画面メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22843085A JPS6287984A (ja) | 1985-10-14 | 1985-10-14 | 画面メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22843085A JPS6287984A (ja) | 1985-10-14 | 1985-10-14 | 画面メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6287984A true JPS6287984A (ja) | 1987-04-22 |
Family
ID=16876359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22843085A Pending JPS6287984A (ja) | 1985-10-14 | 1985-10-14 | 画面メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6287984A (ja) |
-
1985
- 1985-10-14 JP JP22843085A patent/JPS6287984A/ja active Pending
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