JPS63122169A - 半導体装置 - Google Patents

半導体装置

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JPS63122169A
JPS63122169A JP61268216A JP26821686A JPS63122169A JP S63122169 A JPS63122169 A JP S63122169A JP 61268216 A JP61268216 A JP 61268216A JP 26821686 A JP26821686 A JP 26821686A JP S63122169 A JPS63122169 A JP S63122169A
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JP
Japan
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film
pad
bonding
electrode
semiconductor device
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Pending
Application number
JP61268216A
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English (en)
Inventor
Yoichi Aono
青野　洋一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装直に関し、特にポンディングパッドの
電極構造の改良に関する。
〔従来の技術〕
ＧａＡａを用いた電界効果トランジスタ（以後、ＧａＡ
ａ　Ｆ　Ｅ　’ｆと称す）のゲート電極及び外部ＩＪ−
ド取シ出し用のポンディングパッド部は一般にＭ族又は
ｈ４合金展で形成されており、又ポンディングパッド部
と半導体容器のリード端子を接続するためのボンディン
グワイヤーは一般に２０〜３０μｍφの金脈が用いられ
ている。
第３図社この様な従来のボンディングパット部の断面図
を示したものであり、１は半導体基板、２はＡｌｊＬ３
は金線、４は絶縁膜である。
〔発明が解決しようとする問題点〕
しかしながら、この様な従来のパッド構造には以下に述
べる二つの大きな欠点がある。即ち、第１の欠点はｆｊ
ＫＫｕ帯以上の超高周波用のＧａＡｓＦＥＴではゲート
パッドのもつ寄生容量による利得低下を防ぐ為、ゲート
パッドの大きさは一般に３０μｍ０以下に設計されるが
、パッド面積の縮小に伴って半導体基板とＡｌ膜の接着
強度が低下し、ボンディング時にパッド部がしばしば剥
れるという欠点があシ、歩留低下の大きな要因となって
いる。第２の欠点はｈ６換２に金線３を直接ボンデイン
クすると、長時間動作でＡ！とＡｕが反応してＡｕＡＪ
！、いわゆるパープルブレークが生じ、コンタクト抵抗
が増大して断線に至る。という欠点がアシ、信頼性低下
の一因となっている。
本発明は、この様な従来の欠点を除去し、ボンディング
時に電極剥れの発生しない、又パープルブレークの発生
しない電極構造を有する半導体装置を提供するものであ
る。
上述した従来の電極構造は半導体基板上にＡ！膜を形成
し、この上（ＨＡｕから成るボンディングワイヤーで接
続する方法をとっている。これに対し本発明は、ｈｔＭ
形成前に予じめ半導体基板表面を異方性エツチングによ
シ表面に凹凸を形成して粗面化し、実効的な表面積を増
大させて半導体基板とＡ！膜との接着強度を高め、さら
ＫＡＪＢとＡｕ膜の間に高融点金属を介在させて反応防
止を計るという独創的内容を有する。
〔問題点ｔｍ決するための手段〕
本発明の半導体装置は、異方性エツチングによシ粗面化
された半導体基板上にＡ！又はＡ１合金電極が設けられ
、さらにその上に高融点金属又は高融点金属窒化膜を介
して金膜を被覆したパッドが設けられ、該パッドに金線
が接続された構造を有している。
〔実施例〕
以下、実施例として、ＧａＡａ　ｆ半導体基板として用
いた場合を例にと）図面を用いて詳細に説明する。
第１図は本発明にかかる一笑施例の電極パッド部の断面
図で、半導体基板１の粗面化された表面１′上に例えば
約６０００１ＯＡ！換２を形成し、その上に例えば約２
０００１の窒化チタン（ＴｉＮ）膜５を被着し、更にそ
の上に例えば約５ｏｏｏＸのＡｕ膜６ｔ−形成してＡｕ
膜６にＡｕ線３をボンディングしている。
半導体基板１の粗面化は苛性ソーダ水溶液と次亜塩素酸
ナトリウム水溶液の混合液を用いて表面をエツチングす
ることにより得られる。この混合液を用いると、結晶万
位依存性が強く、特に（１１１）　ｒＭのエツチング速
度が（１００）　［ｉｉに比べ遅いことから、エツチン
グは一様に進行せず表面に凹凸が形成され粗面化される
。Ａｌｇ２は蒸着法で、ＴｉＮＪｌ１５およびＡｕ膜６
はスパッタ法で被着される。仁の様な電極構造にすれば
、パッド面積が３０μＴｒＬ０程度と小さくなっても１
板表面に凹凸が形成される為、実効的な表面積が増大し
ボンディング強度が増大する。実際にボンディング強度
試験を行った結果、粗面化を行っていない時の′［執剥
れの発生率は約２０％であったのに対し、粗面化を適用
することにより皆無となった。
爽にこの様な電極構造にすれば、ＴｉＮ　展５が反応防
止層としてＡｌ膜２とＡｕ膜６０間に介在するのでパー
プルブレークが発止しない。実際、２９５℃の高温保管
を１２時間実施した後も、特に外観上及びコンタクト抵
抗に伺ら変化はみられなかった。
〔実施例〕
また、第２図は本発明にかかる他の実施例の断面図で、
Ａｌｇ２の上にＴｉＮ　ａ５、続いて例えば２ｏｏｏＸ
ｔｖｐｔｙｔｉｒｔ被着し、ＪｌｉｌミニソノＪｌｌえ
ば約１μｒｎ　ＯＡ　ｕめっき層８を形成した電極パッ
ドの例である。ｐｔ膜７は金めつき層８の給電用及びバ
リヤメタルとして介在させた膜で、この様な構造におい
ても同様にパープルブレークが防止できることは勿論で
ある。
上記の実施例は反応防止層ｔ−ＴｉＮ農で形成したもの
であるが、ＴｉＮ腺の代りにＷ、Ｎｏ、Ｔａ等の高融点
金属を用いても同様の効果が得られる。
〔発明の効果〕
以上の説明から明らかなように、本発明によればワイヤ
ボンディング時の電極剥れ及びパープルブレークを防止
でき、半導体装置の歩留及び信頼性の著しい向上が可能
となった。
【図面の簡単な説明】
第１図およぶ第２図は本発明にかかる電極ベッド部の断
面図、第３図は従来の電極パッド部の断面図である。 図において、ｌ・・・・・・半導体基板、１・・・・・
・粗面部、２　・・・・−Ａｌ　Ｍ、　３　・−・−Ａ
ｕ　ＰＪ、４・・・・・・絶縁膜、５・・・・・・Ｔｉ
Ｎ展、６・・・・・・Ａｕ膜、７・・・・・・ｐｔ農、
８・・・・・・Ａｕめつさ層を示す。 等　ｌ　図

Claims (1)

    【特許請求の範囲】
  1. 異方性エッチングにより粗面化された半導体基板上にＡ
    ｌ又はＡｌ合金電極が設けられ、さらにその上に高融点
    金属又は高融点金属窒化膜を介して金膜を被覆したパッ
    ドが設けられ、該パッドに金線が接続された構造を有す
    ることを特徴とする半導体装置。
JP61268216A 1986-11-10 1986-11-10 半導体装置 Pending JPS63122169A (ja)

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JP61268216A JPS63122169A (ja) 1986-11-10 1986-11-10 半導体装置

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JPS63122169A true JPS63122169A (ja) 1988-05-26

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ID=17455526

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JP61268216A Pending JPS63122169A (ja) 1986-11-10 1986-11-10 半導体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157683A (ja) * 2008-12-03 2010-07-15 Renesas Technology Corp 半導体集積回路装置
WO2021115436A1 (zh) * 2019-12-13 2021-06-17 成都今是科技有限公司 基因测序芯片的微电极及其制备方法、基因测序芯片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50131764A (ja) * 1974-04-05 1975-10-18
JPS55163884A (en) * 1979-06-06 1980-12-20 Toshiba Corp Manufacture of semiconductor light emitting element

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