JPS6320652A - プロセツサ同期方式 - Google Patents

プロセツサ同期方式

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JPS6320652A
JPS6320652A JP61165731A JP16573186A JPS6320652A JP S6320652 A JPS6320652 A JP S6320652A JP 61165731 A JP61165731 A JP 61165731A JP 16573186 A JP16573186 A JP 16573186A JP S6320652 A JPS6320652 A JP S6320652A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マルチプロセッサシステムにおいて、各プロセッサのロ
ーカルメモリに対するアクセス要求を受渡し制御する制
御ロジックに２ビット１粗のフラグビットを設け、この
フラグビットを用いて、自分（ＰＡ）が自分のメモリ（
ＬＭＡ　）にテ。
−タを占き込む動作と、他プロセッサ（ＰＢ）がそのメ
モリ　（ＬＭＡ　）内のデータを読出すＶ」作とを同期
させることにより、プロセッサＰＡ、ＰＢ相互間に同期
用の制ｊ１り線の設置を不要にしたマルチプロセッサシ
ステムのプロセッサ同期方式。
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムにおけるプロセッ
サ間通信のメカニズムに関する。
マルチプロセッサシステムとは、データに対する処理を
複数のプロセッサによって、−斉に並列実行することに
より、噴−プロセッサでは得られない高速処理性能を得
ることを目的にしたものであるが、複数のプロセッサに
よる並列実行を実現するためには、実行中にプロセッサ
間のデータの移動とプロセッサのデータ処理を同期化す
る（足並を揃える）ことが必要となる。
この同期化をプロセッサ同期と呼び、マルチプロセッサ
システムにおいては、このプロセッサ間が容易な手段で
高速に実現されることが望まれている。
〔従来の技（Ｆ〒〕
従来のマルチプロセッサシステムのプロセッサ同期には
第６図Ａに示すソフトウェア制御による方法と、同図Ｂ
、Ｃに示すハードウェア制御による方法がある。
Ａのソフトウェア制御による方法は、夫々ローカルメモ
リＬＭＡ　、ＬＭＢを持つプロセッサ間Ａ。
ＰＢがネットワークを介して結ばれ、定められた通信制
御手順（プロトコル）を用いて相互に通信し、前記のプ
ロセッサ同期を実現するものであるが、この通信制御手
順は一般に複雑であり、そのため複雑なソフトウェアと
大きなオーバヘッドを必要とする。
ハードウェア制御による方法は、Ｂに示すごとくプロセ
ッサＰＡ　、ＰＢ間にデータ通信用とは別に専用の制御
線を設け、この専用制御線を介してプロセッサの同期制
御を行う。この方法は、ソフトウェアの負担が小さく、
オーバヘッドも小さいが、総てのプロセッサ間に専用制
御線をＣに示すごと（完全グラフ的に張る必要がある。
プロセッサ数をｎとすると、ｎ（ｎ　−１）木の専用制
御線を必要とすることになる。
〔発明が解決しようとする問題点〕
上述のごとく、従来のプロセッサ同門の方法は、ソフト
ウェア制′４１■の方法は、複雑な通信制御手順を実行
するため、制御′１■のために複雑なソフトウェアと大
きなオーバヘッドを必要とする問題点があり、また、ハ
ードウェア制御の方法は、総てのプロセッサ間に専用の
制御線を張る必要があるため、ハードウェアか複雑化し
大きな規模のマルチプロセッサシステムには適用できな
いという問題点がある。
〔問題点を解決するための手段〕
上述のプロセッサ間に同期用の制？’ｔｉｌ線を必要と
するという問題点は、第１図にその構成を示ス本発明の
マルチプロセッサシステムのプロセッサ同期方式によっ
て解決される。
第１図のマルチプロセッサシステムは、それぞれ自分の
メモリ　（ローカルメモリ）　Ｌ！’ＩＡ　、　ＬＭＢ
をもつ複数のプロセッサＰＡ、　ＰＢから成り、自プロ
セッサＰＡが、自分のメモリＬＭＡにデータを書込む動
作と、他プロセッサＰＢがそのメモリＬＭＡ内のデータ
を読出す動作を行ってデータを並行処理するマルチプロ
セッサシステムであるが、プロセッサＦＡＸＰＢの夫々
に、自プロセッサＰＡ　（ＰＢ）　、ｔよび他プロセッ
サＰＢ　（ＰＡ）からのアクセス要求を自分のメモリＬ
ＭＡ　　（ＬＭＢ　）に受渡し制御する制御ロジックＣ
ＴＬＡ、　ＣＴＬＢを設け、その制御ロジックＣＴＬＡ
、　ＣＴＬＢの夫々に、２ビット１　＆ｆｌのフラグ、
ＬｏｃＫフラグと５ＹＮＣフラグの１徂のフラグビット
４１と４２を設けるようにする。
また、各プロセッサとメモリの間の伝送線としては、プ
ロセッサＰＡ、　ＰＢの各側において、各フ゛ロセソサ
ＰＡ、　ＰＢが、自分のメモリＬごＡ　、ＬＭＢにデー
タＤａｔａ　（Ｗｒｉｔｅ　）を書込むためのデータバ
ス１ｌ−２１Ｄ、１２−２２０と、自メモリＬ）’ＩＡ
　、　ＬとＩＢから依頼元のプロセッサＰＡ、　ＰＢに
応答信号ＡＣＫを送るための２ｌ−１１Ｃ，２２−１２
Ｃのアクセス制御１１線と、自プロセッサＰＡ側と他プ
ロセッサＰＢ側を結ぶ遠隔伝送線を設ける。遠隔伝送線
としては、他プロセッサＰＢ　（ＰＡ）が自メモリＬＭ
Ａ　　（ＬＭＢ　）内のデータＤａ　ｔａを読出すデー
タハ゛ス２１−１２０．２２−１１０と、依頼元に応答
ＡＣＫを送るアクセス制御線２ｌ−１２Ｃ，２２−１１
Ｃ，および他プロセッサＰＢ　（ＰＡ）から自制御ロジ
ックＣＴＬＡ　（ＣＴＬＢ）へ自メモリＬｔ’ｌＡ（Ｌ
ＭＢ　）のデータ読出し要求Ｒｅａｄ　ＲＥＱを送るア
クセス制御線１ｌ−３２Ｃ１１２−３ＩＣを設けるよう
にしている。
〔作用〕
プロセッサＰＡ、ＰＢは夫々の制御ロジックＣＴＬＡ、
ＣＴＬＢにおいて、２ビット１組のフラグビットＬＯＣ
Ｋ、　５ＹＮＣによって、ローカルメモリＬＭＡ　、　
Ｌ門Ｂに対して次の機能を持つ。
〔１〕第１ビット（ＬＯＣＫ）および第２ビット（ＳＹ
ＮＣ）は共に自プロセッサＰＡ　（ＰＢ）により初期設
定時にセットされ、 〔２〕第１ビット　（ＬＯＣＫ）は自フ゛コセンサＰＡ
　ＣＰＢ）が自メモリＬＭＡ　　（ＬＭＢ　’）にデー
タを当込む前にセットされ、書き込んだ後リセットされ
、〔３〕第２ビット（ＳＹＮＣ）ば自フ゛ロセノサＰＡ
　（ＰＢ）が自メモリＬＭＡ　　（ＬＭＢ　）にデータ
を書込むときリセットされ、 〔４〕第１ビット（ＬＯＣＫ）および第２ビット　（Ｓ
ＹＮＣ）が共にセットされたとき、他プロセッサＰＢ　
（ＰＡ）から自メモリＬＭＡ　　（ＬごＢ）への続出し
要求（Ｒｅａｄ　ＲＥＱ）が禁止され、自プロセッサＰ
Ａ（ＰＢ）から自分のメモリＬＭＡ　　（Ｌ門Ｂ）への
データ書込み要求（Ｗｒｉｔｅ　ＲＥＱ　）が許可され
、〔５〕前記の〔４〕以外のフラグ状態では自プロセッ
サＰＡ　（ＰＢ）から自メモリＬＭＡ　　（ＬＭＢ　）
への書込み要求（Ｗｒｉｔｅ　ＲＥＱ　）が禁止され、
他プロセッサＰＢ　（ＰＡ）から自メモリしＭＡ（ＬＭ
Ｂ）への続出要求（Ｒｅａｄ　ＲＥＱ）が許可される。
上記の２つのフラグビットＬＯＣＫ、　ＬＯＣＫを用い
れば、制御線としては、各プロセッサＰＡ、　ＰＢが自
プロセッサＰＡ　（ＰＢ）から自メモリＬＭＡ　　（Ｌ
ＭＢ）へのデータ書込み要求信号Ｗｒｉ　ｔｅＲＥＱと
自メモリＬ？’ｉＡ　　（ＬＭＢ　）から自プロセッサ
ＰＡ　（ＰＢ）への応答信号ＡＣＫを伝送するアクセス
制？Ｉｌｌ　ｂｙと、他プロセッサＰＢ　（ＰＡ）から
自分側のＣＴＬＡ　（ＣＴＬＢ）へ自メモリＬＭＡ　　
（ＬＭＢ　）の読出し依頼信号ＲｅａｄＲＥＱを送る遠
隔制御線１２−３ＩＣ１１１−３２Ｃと、自メモリＬＭ
Ａ　　（ＬＭＢ　）から依頼元の他プロセッサＰＢ（Ｐ
Ａ）へ続出応答信号ＡＣＫを返送する遠隔制御線２ｌ−
１２Ｃ（２２−１１Ｃ）の遠隔アクセス制御線を具えれ
ばよいことになる。
従って、マルチプロセッサシステムで問題となるプロセ
ッサＰＡＳＰａ相互間の同期のための制御線が不要とな
り構成が簡素化される。
〔実施例〕
第２図は本発明の実施例のプロセッサ同期方式の制御ロ
ジックＣＴＬの構成を示すブロック図である。
第３図はその制御ロジックＣＴＬの真理値表である。
本発明の実施例のプロセッサ同期制御方式は第１図の原
理ブロック図の中の制御ロジック３１．３２　（ＣＴＬ
Ａ、　ＣＴＬＢ）を第３図の構成の制御ロジックＣＴＬ
で実施したもので説明される。
第４図は本発明の実施例のプロセッサ同期制御方式の動
作を説明するフロー図である。
第５図は本発明の実施例のプロセッサ同期制御方式の動
作を簡単に説明する動作表である。
第１図、第３図を用いて自プロセッサＰＡが自分のメモ
リ　（ＬＭＡ　）にデータを書込み、それを他プロセッ
サＰＢが読出す操作を繰り返す場合を用いて本発明のプ
ロセッサ同期方式の動作を説明する。　第３図に示した
制？１１１０シック制？ｆｆｎロジックＣＴＬは、同図
に示すごと＜　ＡＮＤゲート３ａ、３ｂ、　３ｃからな
り、ＡＮＤゲート３ａは２ビットのフラグ、即ち第１フ
ラグビットＬＯＣＫと第２フラグヒ゛ツト５ＹＮＣの１
組のフラグビットによって馬区動される。データ伝送は
自プロセッサ１１　（ＰＡ）　７））ら他プロセッサ１
２　（ＰＢ）の方向に行われるので、ＡＮＤゲート３ｃ
は他プロセッサ１２からの続出要求信号！１ｅａｄ　Ｒ
ＥＱにより駆動され、１へＮＤゲート３ｂは自プロセッ
サＰＡからの書込要求信号Ｗｒｉｔｅ　ＲＥＱによって
駆動され、ＡＮＤゲート３ａ、３ｂ、　３ｃから成る制
御ロジックＣＴＬは第３図の真理値表に示される動作を
する。
プロセッサ１１　（ＰＡ）とプロセッサ１２　（ＰＢ）
は独立に動作するので、同期化するため第４図の動作フ
ロー図に示す順序で次のごとく制御される。
■　すべての動作の前に、プロセッサ１１、Ｉ２は初期
設定として、自分の第１フラグＬＯＣＫ第２フラグ５Ｙ
ＮＣを共にセットする。
この状態では、他プロセッサ１２　（ＰＢ）から自プロ
セッサＰへのローカルメモリＬＭＡ続出しは禁止され、
プロセッサ１１　（ＰＡ）からの書込みは可能である。
■　プロセッサ１１　（ＰＡ）はローカルメモリ２１（
ＬＭＡ　）へのデータ書込みに先立ちＬＯＣＫフラグを
必ずセットする。（最初の１回は重複するので不要）。
■　プロセッサ１１　（ＰＡ）はデータの当込み終了後
、ＬＯＣＫフラグ、５ＹＮＣフラグを共にリセットする
。この時点で他プロセッサ１２　（ＰＢ）のメモリＬＭ
Ａの読み出しは可能となる。
■　プロセッサ１１（ＰＡ）は別処理のあと■に戻って
ＬＯＣＫフラグをセ・ノドし、データを書き込もうとす
るが、この時他プロセッサ１２　（ＰＢ）がまだ前のデ
ータを読出していなければ、５ＹＮＣフラグがリセット
のままであり、占込みが禁止される。
■　プロセッサ１２　（ＰＢ）がメモリＬＭＡを読出す
と５ＹＮＣフラグが制御ロジックＣＴＬＡによってセン
トされ、プロセッサ１１（Ｐへ）がメモリＬＭＡに書き
込むことが可能となる。このあとは、■の状態に戻る。
以上の説明から明かなように、結果として、■　プロセ
ッサＰＡが自分のメモリＬＭＡに書き込んでいる最中に
、プロセッサＰＢがメモリＬＭＡのデータを読出そうと
したときプロセッサＰＢのアクセスは禁止される。
■　プロセッサＰＡが自分のメモリし４Ａにデータを書
き込んだ後は、プロセッサＰＢがそのデータを読み込む
までプロセッサＰＡがメモリＬＭＡに新しいデータを書
き込むことが禁止される。
なお、上記の説明はＬＯＣＫフラグ、５ＹＮＣフラグは
１組とし、ローカルメモリＬＭの保持するデータは１個
としているが、データを複数とし、ＬＯＣＫフラグ、５
ＹＮＣフラグを夫々のデータ用に幾組か設けてもよいし
、複数個のデータを１まとめにしてＬＯＣＫ、　５ＹＮ
Ｃフラグ１組を設けてもよい。
また、上記の動作は、プロセッサＰＡからプロセノザＩ
’Ｂヘデータを移動する場合であるが、プロセッサＰＢ
からプロセッサＰＡへデータ移動する場合は、プロセッ
サＰＢ側のフラグビット４２のＬＯＣＫ。
５ＹＮＣフラグを用いて同様に行われる。
〔発明の効果〕
本発明によれば、第１に、各プロセッサ間に同期制御用
の専用制御線を設けることなく各プロセッサ間の同期制
御が可能となりマルチプロセッサシステムのプロセッサ
同期のハードウェアが簡略化される。
第２に、アクセス要求信号の禁止によってプロセッサを
停止させることが出来るので、ソフトウェアが同期制御
を全く行う必要がなくなる。
第３に、ハードウェアが単純になるので、高速の同期制
御が実現出来るという効果が得られる。
【図面の簡単な説明】
第１図は本発明のプロセッサ同期方式の構成を示す原理
ブロック図、 第２図は本発明の実施例のプロセッサ同期方式の制御ロ
ジックの構成を示すブロック図、第３図は本発明のプロ
セッサ同期方式の制御ロジックの真理値表、 第４図は本発明のプロセッサ同期方式の動作を説明する
フロー図、 第５図は本発明のプロセッサ同期方式の動作を説明する
動作表、 第６図は従来例のプロセッサ同期方式の構成を示すブロ
ック図である。 第１図において、 １１．１２はプロセッサ、２１．２２はローカルメモリ
、３１．３２は制御ロジック、４１．４２はフラグビッ
トである。 ／き発駅のブａヤ７す択（２）セ氏の別、′υＧし・／
７（ｃ７１’へ箕裡Ｉ置表キ　３　図 小５６ヨ月のブ＝ヒビソ゛ワ”ｇ公拓司う）ζＣ・）寿
・ｌ’Ｅと素イ州乃７Ｏ−２乎、ｌＺ 全発朗のプロヤ・ｌＶ同革月方人の憫１丁と冨えＳ月σ
ろ卸・１ｒ機、羊　５　　図 （Ｊ　四 炊−

Claims (1)

  1. 【特許請求の範囲】 それぞれ自分のメモリ（ＬＭＡ、ＬＭＢ）を持つプロセ
    ッサ（ＰＡ、ＰＢ）が、自分（ＰＡ）が自分のメモリ（
    ＬＭＡ）に書き込む動作と他プロセッサ（ＰＢ）が自分
    のメモリ（ＬＭＡ）内のデータを読出す動作を行ってデ
    ータを並行処理するマルチプロセッサシステムのプロセ
    ッサ同期方式において、 自プロセッサ（ＰＡ）および他プロセッサ（ＰＢ）から
    のアクセス要求を自メモリ（ＬＭＡ）に中継制御する制
    御ロジック（ＣＴＬＡ、ＣＴＬＢ）を各プロセッサ（Ｐ
    Ａ、ＰＢ）に設け、該制御ロジック（ＣＴＬＡ、ＣＴＬ
    Ｂ）に２ビット１組のフラグビットを設け、〔１〕自プ
    ロセッサ（ＰＡ）は自メモリ（ＬＭＡ）にデータを書き
    込む間、自制御ロジック（ＣＴＬＡ）のフラグビットの
    第１ビット（ＬＯＣＫ）をセットすることによって、他
    プロセッサ（ＰＢ）が自メモリ（ＬＭＡ）を読み出すこ
    とを禁止し、〔２〕自プロセッサ（ＰＡ）が自メモリ（
    ＬＭＡ）にデータを書き込んだのち、自制御ロジック（
    ＣＴＬＡ）のフラグビットの第２ビット（ＳＹＮＣ）を
    セットすることによって、他プロセッサ（ＰＢ）が自メ
    モリ（ＬＭＡ）を読み出したあと該第２ビット（ＳＹＮ
    Ｃ）をリセットするまで、自プロセッサ（ＰＡ）が自メ
    モリ（ＬＭＡ）に新たに書き込むことを禁止することに
    より、プロセッサ間に同期用制御線を設けることなく同
    期を実現することを特徴としたプロセッサ同期方式。
JP61165731A 1986-07-15 1986-07-15 マルチプロセッサシステム Expired - Lifetime JPH0731662B2 (ja)

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EP (1) EP0254960B1 (ja)
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