JPS63231800A

JPS63231800A - サンプル・ホ−ルド回路

Info

Publication number: JPS63231800A
Application number: JP62064323A
Authority: JP
Inventors: Hideyuki Naka; 秀之中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-20
Filing date: 1987-03-20
Publication date: 1988-09-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は、サンプル・ホールド回路に関し、特にＩＣ
内蔵化に適し、かつホールド誤差のないサンプル・ホー
ルド回路に関する。

（従来の技術）第４図は、従来のサンプルΦホールド回路の一例である
。Ｑｌ、Ｑ２はエミッタが共通接続された差動トランジ
スタ対である。これらトランジスタＱｌ、Ｑ２のそれぞ
れのコレクタにはトランジスタＱ３゜Ｑ４．抵抗几１．
几２からなる能動負荷が接続されている。前記トランジ
スタＱ２のコレクタとベースはシ冒−トされ、ボルテー
ジフォロワ接続となっている。上記トランジスタＱｌ、
Ｑ２の共通エミッタへはバイアス電流Ｉｓがスイッチ歴
１を介して接続されている。前記トランジスタＱ１のベ
ースに入力端１が接続され、前記トランジスタＱ２のベ
ースに接続される。出力端２にはホールド用コンデンサ
Ｃ１が接続される。

このように構成したサンプル争ホールド回路は広く一般
的に用いられている。以下この回路の動作について述べ
る。第５図は、上記サンプル・ホールド回路の各部の動
作の状態と、波形を示したものである。

上記サンプル・ホールド回路は、スイッチ８Ｗｌが閉じ
ているときは、ボルテージフォロワアンプとして、スル
ー動作を行なっており、スイッチＳＷＩが閉から開に切
替わる瞬間の電圧値をホールドする。このとき、トラン
ジスタＱ３のペース部分には寄生容量ｃｐが存在するた
め、トランジスタＱｌ。

Ｑ２と比べてトランジスタＱ３．　Ｑ４のカットオフが
遅れる。

すなわち、第５図（ａ）のタイミングでホールド動作を
しても、トランジスタＱ４のコレクタ電流は、第５図（
Ｃ）に示したように、すぐにはＯとならず、指数関数的
に減少していく。この電流工１がホール（３）。

ド動作時にコンデンサＣ１を充電するため、ホールドの
誤差電圧■が生じる（第５図（ｄ））。この誤差電圧Ｖ
は次の式により与えられる。

すなわち、コンデンサＣ１が小さい場合、ホールド誤差
Ｖはより顕著に現われる。特にＩＣ内蔵サンプルホール
ド回路の場合には、コンデンサＣ１を大きくできないた
め、ホールド誤差が問題であった。

（発明が解決しようとする問題点）上述のように第４図に示した従来のサンプル・ホールド
回路は、トランジスタＱ３のペース部に存在する寄生容
量Ｃｐにより、能動負荷側のカットオフのタイミングが
遅れ、そのためにホールド電圧に誤差が生じてしまうと
いう欠点があった。

この発明の目的は、ホールド電圧に誤差がなく、ＩＣ内
蔵に最適なサンプル・ホールド回路を提供することにあ
る。

〔発明の構成〕

（問題点を解決するための手段）本発明は、能動負荷に対して、これと同様なタイミング
でカットオフするようにトランジスタラ付加し、このト
ランジスタのコレクタ電流をカレントミラー回路を用い
て、ホールド動作時のみ、ホールドコンデンサＣ１の充
電電流から減じるようにする。

（作用）上述の構成により、従来回路において誤差電圧Ｖを発生
させていたホールドの瞬間にコンデンサＣ１を充電しよ
うとする電流を相殺することができる。これにより、ホ
ールド電圧の上記誤差電圧Ｖの発生を未然に防止するこ
とができ、勝差のないサンプルホールドを実現すること
ができる。

（実施例）以下、この発明の一実施例を図面を参照しながら説明す
る。第１図は本発明の一実施例を示す。

第４図に示した従来のサンプル・ホールド回路の構成に
加え、本発明ではベースが能動負荷（Ｑ３゜Ｑ４）の共
通ペースに接続されるトランジスタＱ５を付加する。こ
のトランジスタＱ５のエミッタ抵抗Ｒ３（＝几２＝几１
）を介してＶＯＯに接続される。さらに前記トランジス
タＱ５の他に、その電流入力端子が前記トランジスタＱ
５のコレクタと接続するカレントミラー回路３も付加さ
れる。このカレントミラー回路３の電流出力端子は新た
に設けられるスイッチ８Ｗ２を介して、サンプルホール
ド出力端２に接続する。ここで上記スイッチＳＷ２はス
イッチ８Ｗ４と同じタイミングで逆の動作をする。すな
わち、スイッチＳＷＩが開のとき、スイッチ８Ｗ２は閉
となり、スイッチＳＷ１が閉のときは、スイッチＳＷ２
は開となる。したがって、スルー動作時は、上記スイッ
チ８Ｗ２が開となっているので、トランジスタＱ５のコ
レクタ電流ｌ２（＝１１）の影響は、出力端２に現わ゛
れない。つまり、従来の回路とまったく同様の動作をす
る。

以下、第１図に示したサンプルホールド回路の゛動作説
明を、第２図に示した波形図を参照して行なう。ホール
ド動作に移った瞬間に、スイッチＳＷＩが開くと、寄生
容量Ｃｐの影響によってトランジスタＱ４と同じタイミ
ングだけトランジスタＱ５のカットオ７も遅れる。この
時のトランジスタＱ５のコレクタ電流■２は、カレント
ミラー回路３により折り返えされ、スイッチＳＷ２に導
びかれる。このときスイッチＳＷ２はスイッチＳＷＩが
開となると同時に閉となっているので、第２図（ｅ）に
示すカレントミラー回路３の上記出力電流Ｉ３　（＝　
Ｉ２　＝　ＩＩ）を、ホールドコンデンサｃ１から減じ
るように動作する。

こうして、ホールド動作に移った瞬間に、コンデンサＣ
１を充電しようとする電流Ｌ　（第２図（ｄ））と絶対
値が等しく、極性が逆の電流工３を作り出しく第２図（
ｅ）　）　、出力端２に現われるホールド誤差電圧を相
殺することができる（第２図（ｆ））。この実施例では
、スイッチＳＷ２をカレントミラー回路３の出力端子側
に設けたが、入力側に設けてもまったく同じ動作となる
のは言うまでもない。

第３図は、上記スイッチｓｗｌ、　ＳＷ２．カレントミ
ラー回路３の具体的構成の一例を示したものである。図
示したように、カレントミラー回路３は、トランジスタ
Ｑ８．　Ｑ９．抵抗几５．Ｒ６より構成され、スイッチ
８Ｗ２は前記トランジスタＱ８のエミッタ電位を自身の
エミッタ電位でクランプすることにより、このトランジ
スタＱ８をカットオフさせるトランジスタＱ７を用いて
構成される。このトランジスタスイッチＱ７のペースは
、抵抗几４と共に電流源Ｉｓを成し、スイッチＳＷ１も
兼ねるトランジスタＱ６のベースと共通に接続される。

そして前記トランジスタＱ６．　Ｃ７の共通ベースにス
イッチ切替制御端子４を接続することにより、サンプル
・ホールド動作の制御を、この同一の制御端子４を用い
て行なうことができる。

〔発明の効果〕

以上説明してきたように、この発明によれば、ホールド
コンデンサの容量を増大することなく誤差電圧の発生を
防止し得る。よって、ＩＣ内蔵に最適なサンプル・ホー
ルド回路が提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るサンプル・ホールド
回路の構成図、第２図は前記一実施例の動作を解説する
ための波形図、第３図はこの発明要部を成す回路の具体
的構成の一例を示す回路図、第４図は従来回路の構成図
、第５図は従来回路の動作を解説するだめの波形図であ
る。Ｑ１〜Ｑ９・・・トランジスタ、　　Ｒ１−Ｒ６・・・
抵　抗、Ｃ１・・・ホールド用コンデンサ、Ｃｐ・・・
寄生コンデンサ、ＳＷＩ、　ｓｗ２・・・スイッチ、Ｉ
ｓ・・・定電流源、１・・・入力端子、　　　　２・・
・出力端子、３・・・カレントミラー回路、４・・・スイッチ切替制御入力端子。代理人　弁理士　　則　近　憲　佑同　　　宇治　弘

Claims

【特許請求の範囲】

　入力端子にベースが接続される第１のトランジスタと
、この第１のトランジスタと差動対を成し自身のベース
とコレクタが接続される第２のトランジスタと、前記第
１、第２のトランジスタの各々のコレクタにそれぞれの
コレクタが接続される第３、第４のトランジスタ対から
成る能動負荷と、前記第３、第４のトランジスタの共通
ベースにベースが接続される第５のトランジスタと、こ
の第５のトランジスタのコレクタに電流入力端が接続さ
れ、その電流出力端が前記第２のトランジスタのベース
に接続されるカレントミラー回路と、前記第１、第２の
トランジスタの共通エミッタと電流源との接続を開閉す
る第１のスイッチと、前記第５のトランジスタのコレク
タから前記第２のトランジスタのベースに至る電流路中
に設けられ前記第１のスイッチと相補的に連動開閉する
第２のスイッチと、前記第２のトランジスタと基準電位
間に接続されるコンデンサとを具備することを特徴とす
るサンプル・ホールド回路。