JPS63255930A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63255930A JPS63255930A JP62091282A JP9128287A JPS63255930A JP S63255930 A JPS63255930 A JP S63255930A JP 62091282 A JP62091282 A JP 62091282A JP 9128287 A JP9128287 A JP 9128287A JP S63255930 A JPS63255930 A JP S63255930A
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- JP
- Japan
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- semiconductor chip
- package
- insulating plate
- peepwindow
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チップがパッケージにマウントされた半
導体装置に関する。
導体装置に関する。
半導体装置は集積回路を形成した半導体チップとそのパ
ッケージからなり、パッケージとしては、セラミックス
製のものやモールドした樹脂製のものが知られている。
ッケージからなり、パッケージとしては、セラミックス
製のものやモールドした樹脂製のものが知られている。
そして、セラミックス製パッケージを用いたものでは、
パッケージに印刷、焼成して形成されたメタル電極と半
導体チップのパッドが、ワイヤボンディング法あるいは
フリップチップボンディング法により接続される。
パッケージに印刷、焼成して形成されたメタル電極と半
導体チップのパッドが、ワイヤボンディング法あるいは
フリップチップボンディング法により接続される。
かかる従来の半導体装置を第４図に示す。同図（ａ＞の
半導体装置はワイヤボンディング法に係るもので、セラ
ミックス板が積層されて形成されたパッケージ１と、パ
ッケージ１の略中心部に形成された凹部３にマウントさ
れる半導体チップ２とを涌えている。セラミックパッケ
ージ１の凹部３の周辺は段状に高くなってあり、この段
部上面にメタル電極４がパターン形成されており、メタ
ル電極４はパッケージ１の外側面に沿って延びる外部端
子５ａに接続されている。半導体チップ２は集積回路が
形成された回路形成面が上方に位置するようにパッケー
ジ１の凹部３上にマウント（ダイポンド）され、回路形
成面の端部の電極パッド５ｂとパッケージ１のメタル電
極４とかホンディングワイヤ６で接続され、半導体装置
が組み立てられる。
半導体装置はワイヤボンディング法に係るもので、セラ
ミックス板が積層されて形成されたパッケージ１と、パ
ッケージ１の略中心部に形成された凹部３にマウントさ
れる半導体チップ２とを涌えている。セラミックパッケ
ージ１の凹部３の周辺は段状に高くなってあり、この段
部上面にメタル電極４がパターン形成されており、メタ
ル電極４はパッケージ１の外側面に沿って延びる外部端
子５ａに接続されている。半導体チップ２は集積回路が
形成された回路形成面が上方に位置するようにパッケー
ジ１の凹部３上にマウント（ダイポンド）され、回路形
成面の端部の電極パッド５ｂとパッケージ１のメタル電
極４とかホンディングワイヤ６で接続され、半導体装置
が組み立てられる。
この第４図（ａ＞の半導体装置では、半導体チップ２の
パッド５ｂとパッケージ１のメタル電極４の接続部（ワ
イヤポンディング部）が上面に現れている。従って、接
続の状態は容易に確認することができ、テスタ等を用い
て電気特性を検査することも容易である。
パッド５ｂとパッケージ１のメタル電極４の接続部（ワ
イヤポンディング部）が上面に現れている。従って、接
続の状態は容易に確認することができ、テスタ等を用い
て電気特性を検査することも容易である。
しかしながら、第４図（ａ）に図示する従来装置では、
半導体デツプ２とメタル電極４の接続がポンディングワ
イヤ６でなされているため、インダクタンス（Ｌ）分が
現れて高周波特性が悪くなる。従って、高周波領域での
インピーダンスマツチングをとることが難しくなるので
、Ｑａ Ａｓの如き化合物半導体を用いた高速・高周波
デバイスには適さない。
半導体デツプ２とメタル電極４の接続がポンディングワ
イヤ６でなされているため、インダクタンス（Ｌ）分が
現れて高周波特性が悪くなる。従って、高周波領域での
インピーダンスマツチングをとることが難しくなるので
、Ｑａ Ａｓの如き化合物半導体を用いた高速・高周波
デバイスには適さない。
一方、第４図（ｂ）に図示する半導体装置は、いわゆる
フリップチップタイプであり、上面にメタル電極４が形
成された基板７上に、回路形成面が下方に位置するよう
に反転された半導体チップ２が載置されている。半導体
チップ２のパッド５ｂにはあらかじめ半田バンプ８が形
成されており、この半田バンプ８を熱溶融させて基板７
のメタル電極４とのボンディングが行われる。
フリップチップタイプであり、上面にメタル電極４が形
成された基板７上に、回路形成面が下方に位置するよう
に反転された半導体チップ２が載置されている。半導体
チップ２のパッド５ｂにはあらかじめ半田バンプ８が形
成されており、この半田バンプ８を熱溶融させて基板７
のメタル電極４とのボンディングが行われる。
この第４図（ｂ）に図示の従来装置においては、半導体
チップ２とメタル電極４の接続が半田バンプ８を介して
直接になされているため、寄生の１分が少なくなり、高
周波特性が良好である。しかしながら、回路形成面が下
方に位置するように半導体チップ２が反転されるため、
ホンディングの際に目視チェックができず、半導体チッ
プ２の位置合わせが困難となっている。また、ホンディ
ング後における検査が不可能となっている。さらに回路
形成面が下方に位置することからチップを塁仮にタイボ
ンドできず、放熱性も劣る問題点がある。
チップ２とメタル電極４の接続が半田バンプ８を介して
直接になされているため、寄生の１分が少なくなり、高
周波特性が良好である。しかしながら、回路形成面が下
方に位置するように半導体チップ２が反転されるため、
ホンディングの際に目視チェックができず、半導体チッ
プ２の位置合わせが困難となっている。また、ホンディ
ング後における検査が不可能となっている。さらに回路
形成面が下方に位置することからチップを塁仮にタイボ
ンドできず、放熱性も劣る問題点がある。
そこで本発明は、高周波特性が良好で、しかもボンディ
ングおよび検査等の際にチップと基板の接続部を目視で
きる半導体装置を提供することを目的とする。
ングおよび検査等の際にチップと基板の接続部を目視で
きる半導体装置を提供することを目的とする。
［問題点を解決するための手段〕
本発明に係る半導体装置は、集積回路が形成された回路
形成面が上方に位置するようにパッケージの凹部に半導
体チップをマウントし、パッケージのメタル電極と半導
体チップのパッドとを接続するために、導電路が下面に
形成されると共に半導体チップの覗き窓が形成された絶
縁板を用いたことを特徴とする。
形成面が上方に位置するようにパッケージの凹部に半導
体チップをマウントし、パッケージのメタル電極と半導
体チップのパッドとを接続するために、導電路が下面に
形成されると共に半導体チップの覗き窓が形成された絶
縁板を用いたことを特徴とする。
（作用〕
本発明に係る半導体装置は、以上の通りに構成されるの
で、絶縁板は半導体チップのパッドとパッケージのメタ
ル電極とを接続すると共に、ボンディングの目視チェッ
クが可能なように作用する。
で、絶縁板は半導体チップのパッドとパッケージのメタ
ル電極とを接続すると共に、ボンディングの目視チェッ
クが可能なように作用する。
［実施例］
以下、添付図面を参照して、本発明のいくつかの実施例
を説明する。
を説明する。
第１図は本発明に係る半導体装置の断面図であり、同図
（ｂ）は同図（ａ＞に比べて半導体チップ２０が肉厚と
なったものを示している。第２図（ａ）、（ｂ）は第１
図に示す絶縁板３０の底面図および平面図でおり、同図
（ｃ）、（ｄ＞はその実装工程を示す平面図である。そ
して、第３図は組み立てられた半導体装置の斜視図であ
る。
（ｂ）は同図（ａ＞に比べて半導体チップ２０が肉厚と
なったものを示している。第２図（ａ）、（ｂ）は第１
図に示す絶縁板３０の底面図および平面図でおり、同図
（ｃ）、（ｄ＞はその実装工程を示す平面図である。そ
して、第３図は組み立てられた半導体装置の斜視図であ
る。
図示の通り、セラミック板が積層されて形成されたパッ
ケージ１０と、パッケージ１０にマウントされる半導体
チップ２０と、半導体チップ２０を覆う絶縁板３０とに
よって半導体装置が構成されている。パッケージ１０は
半導体チップ２０のマウント用の凹部１１が略中央部分
に形成され、この凹部１１の周辺に段状に高くなる段部
１２゜１３が形成されるようにセラミック板が積層され
ている。
ケージ１０と、パッケージ１０にマウントされる半導体
チップ２０と、半導体チップ２０を覆う絶縁板３０とに
よって半導体装置が構成されている。パッケージ１０は
半導体チップ２０のマウント用の凹部１１が略中央部分
に形成され、この凹部１１の周辺に段状に高くなる段部
１２゜１３が形成されるようにセラミック板が積層され
ている。
ここで、段部１２の上面にはメタル電極１４が印刷、焼
成等によってパターン形成されると共に、パッケージ１
０の外側面には外部端子１５が同様に形成され、この外
部端子１５とメタル電極１４は互いに電気的に接続され
ている。
成等によってパターン形成されると共に、パッケージ１
０の外側面には外部端子１５が同様に形成され、この外
部端子１５とメタル電極１４は互いに電気的に接続され
ている。
半導体チップ２０は集積回路が形成された回路形成面を
有し、その反対面でパッケージ１０の凹部１１上にＡｎ
５ｎ合金等によってマウントされている。このマウン
トに際しては、半導体チップ２０の回路形成面が上方に
位置するように凹部１１内にセットされる。
有し、その反対面でパッケージ１０の凹部１１上にＡｎ
５ｎ合金等によってマウントされている。このマウン
トに際しては、半導体チップ２０の回路形成面が上方に
位置するように凹部１１内にセットされる。
絶縁板３０はセラミックスなどの絶縁材からなり、これ
が矩形平板状に成形され、下面には導電路３１が形成さ
れると共に中央には覗き窓３２が開口されている。導電
路３１は第２図（ａ＞に示すように、覗き窓３２から外
方に放射状に延びるようにパターン形成されている。後
）ホするようにこの導電路３１は、半導体チップ２０の
パッド２１とパッケージ］Ｏのメタル電極１４とを接続
するものである。また、覗き窓３２は上方から半導体チ
ップ２０を目視するものである。
が矩形平板状に成形され、下面には導電路３１が形成さ
れると共に中央には覗き窓３２が開口されている。導電
路３１は第２図（ａ＞に示すように、覗き窓３２から外
方に放射状に延びるようにパターン形成されている。後
）ホするようにこの導電路３１は、半導体チップ２０の
パッド２１とパッケージ］Ｏのメタル電極１４とを接続
するものである。また、覗き窓３２は上方から半導体チ
ップ２０を目視するものである。
覗き窓３２の形状および大きさは、第２図（ｃ＞、（ｄ
）に示すように、好ましくは半導体チップ２０の回路形
成面のパッド２１が見えるように形成される。これによ
り、ボンディング時における絶縁板３０の位置決めと、
ボンディング後における検査のための接触針の挿入等が
可能となっている。また、絶縁板３０の上面全体は第２
図（ｂ）のように金属からなるシールド膜３３が被覆さ
れている。この金属性シールド膜３３の被覆により、下
面の導電路３１との間でマイクロ・ストップストリップ
線路が形成されるよう作用するので、高周波特性が大幅
に改善される。
）に示すように、好ましくは半導体チップ２０の回路形
成面のパッド２１が見えるように形成される。これによ
り、ボンディング時における絶縁板３０の位置決めと、
ボンディング後における検査のための接触針の挿入等が
可能となっている。また、絶縁板３０の上面全体は第２
図（ｂ）のように金属からなるシールド膜３３が被覆さ
れている。この金属性シールド膜３３の被覆により、下
面の導電路３１との間でマイクロ・ストップストリップ
線路が形成されるよう作用するので、高周波特性が大幅
に改善される。
次に、以上の実施例の組み立て工程を説明する。
まず、メタル電極の材料をセラミックス板に印刷しなが
ら、焼成して積層することにより、第１図および第２図
の如きセラミックス製のパッケージを製造する。次に、
第２図（Ｃ）のように集積回路の形成面が上方に位置す
るよう、半導体チップ２０をパッケージ１０の凹部１１
にダイボンドする。
ら、焼成して積層することにより、第１図および第２図
の如きセラミックス製のパッケージを製造する。次に、
第２図（Ｃ）のように集積回路の形成面が上方に位置す
るよう、半導体チップ２０をパッケージ１０の凹部１１
にダイボンドする。
次に、第２図（ｄ）のにように、導電路３１が半導体チ
ップ２０のパッド２１とパッケージ１０のメタル電極１
４とに掛は渡されるよう、絶縁板３０を半導体チップ２
０．１よびパッケージ１０の段部１２上に載置する。こ
の場合においては、絶縁板３０の覗き窓３２から半導体
チップ２０を目視することができるので、絶縁板３０を
正確かつ容易に位置決めすることができる。そして、絶
縁板３０を介して接続部を加熱すると、導電路３］と半
導体デツプ２０のパッド２１、導電路３１とパッケージ
１０のメタル電極１４とが溶融結合し、半導体装置の組
立てが終了する。
ップ２０のパッド２１とパッケージ１０のメタル電極１
４とに掛は渡されるよう、絶縁板３０を半導体チップ２
０．１よびパッケージ１０の段部１２上に載置する。こ
の場合においては、絶縁板３０の覗き窓３２から半導体
チップ２０を目視することができるので、絶縁板３０を
正確かつ容易に位置決めすることができる。そして、絶
縁板３０を介して接続部を加熱すると、導電路３］と半
導体デツプ２０のパッド２１、導電路３１とパッケージ
１０のメタル電極１４とが溶融結合し、半導体装置の組
立てが終了する。
なあ、かかる結合の際に半田が流れたりしないようにす
るため、導電路３１、パッド２１、メタル電極１４には
半田ダム（図示せず。）があらかじめ形成されている。
るため、導電路３１、パッド２１、メタル電極１４には
半田ダム（図示せず。）があらかじめ形成されている。
以上のように組み立てが終了した半導体装置は、覗き窓
３２からボンディング状態を目視によって検査できる。
３２からボンディング状態を目視によって検査できる。
また、覗き窓３２を介して接触針を立てて電気特性の検
査上行なうことができる。ざらに、ダイボンドされた半
導体チップの裏面を介してパッケージに放熱が行われる
ので、安定した作動が可能となる。さらにまた、絶縁板
３０の上面にシールド膜３３が被覆され、下面の導電路
３１との間でマイクロ・ストリップ線路が形成されるよ
うになっているので、高周波特性が向上する。従って、
Ｇａ 、Ａｓの如き化合物半導体によるＧＨｚオーダー
の高速、高周波デバイスに特に適している。
査上行なうことができる。ざらに、ダイボンドされた半
導体チップの裏面を介してパッケージに放熱が行われる
ので、安定した作動が可能となる。さらにまた、絶縁板
３０の上面にシールド膜３３が被覆され、下面の導電路
３１との間でマイクロ・ストリップ線路が形成されるよ
うになっているので、高周波特性が向上する。従って、
Ｇａ 、Ａｓの如き化合物半導体によるＧＨｚオーダー
の高速、高周波デバイスに特に適している。
本発明は上記例に限定されるものでなく、種々の変形が
可能である。
可能である。
例えば、絶縁板の上面にはシールド膜を形成しなくても
よく、覗き窓を２以上形成してもよい。
よく、覗き窓を２以上形成してもよい。
また、絶縁板のｍ１面形状は半導体チップの厚さとパッ
ケージの凹部の深さの相対的関係に応じて、適宜に変更
することができる。
ケージの凹部の深さの相対的関係に応じて、適宜に変更
することができる。
（発明の効果）
以上、詳細に説明した通り本発明に係る半導体装置は、
絶縁板の覗き窓によって半導体チップの目視が可能とな
るので、ホンディング時の位置決めが容易となり、ポン
ディング後の検査も可能となる効果がある。また、ワイ
ヤボンディングによるものに比べて高周波特性を向上さ
せることができ、絶縁板の上面にシールド膜を形成する
と更に高周波特性を向上させることができる。
絶縁板の覗き窓によって半導体チップの目視が可能とな
るので、ホンディング時の位置決めが容易となり、ポン
ディング後の検査も可能となる効果がある。また、ワイ
ヤボンディングによるものに比べて高周波特性を向上さ
せることができ、絶縁板の上面にシールド膜を形成する
と更に高周波特性を向上させることができる。
第１図は本発明に係る半導体装置の実施例の断面図、第
２図は絶縁板の構造および半導体装置の実装工程の説明
図、第３図は実施例の半導体装置の斜視図、第４図は従
来装置の各側の側面図である。 １０・・・パッケージ、１１・・・凹部、１４・・・メ
タル電極、１５・・・外部端子、２０・・・半導体チッ
プ、２１・・・パッド、３０・・・絶縁板、３１・・・
導電路、３２・・・覗き窓、３３・・・シールド膜。 第１図 （ａ） （ｂ）第
２ 図 第３図
２図は絶縁板の構造および半導体装置の実装工程の説明
図、第３図は実施例の半導体装置の斜視図、第４図は従
来装置の各側の側面図である。 １０・・・パッケージ、１１・・・凹部、１４・・・メ
タル電極、１５・・・外部端子、２０・・・半導体チッ
プ、２１・・・パッド、３０・・・絶縁板、３１・・・
導電路、３２・・・覗き窓、３３・・・シールド膜。 第１図 （ａ） （ｂ）第
２ 図 第３図
Claims (1)
- 【特許請求の範囲】 １、外部端子と接続されるメタル電極が周辺部に形成さ
れると共に、凹部が略中心部に形成されたパッケージと
、 集積回路が形成された回路形成面が上方に位置するよう
に前記凹部に固設される半導体チップと、前記メタル電
極と前記半導体チップのパッドとを接続する導電路が下
面に形成されると共に、前記半導体チップの覗き窓が略
中心部に形成され、前記半導体チップの周辺部から前記
メタル電極の端部を覆うように前記パッケージ内に固設
される絶縁板と を備える半導体装置。 ２、前記絶縁板の上面全体がシールド膜で被覆されてい
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091282A JPS63255930A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091282A JPS63255930A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255930A true JPS63255930A (ja) | 1988-10-24 |
Family
ID=14022102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091282A Pending JPS63255930A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124967A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 半導体装置 |
-
1987
- 1987-04-14 JP JP62091282A patent/JPS63255930A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08124967A (ja) * | 1994-10-21 | 1996-05-17 | Nec Corp | 半導体装置 |
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