JPS63276153A

JPS63276153A - アドレス応答制御回路

Info

Publication number: JPS63276153A
Application number: JP11112387A
Authority: JP
Inventors: Michihiro Shinchi; 新地　通宏; Mitsuhiro Koba; 光弘木場
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-05-07
Filing date: 1987-05-07
Publication date: 1988-11-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要）この発明は、プロセッサがアクセス対象回路をアクセス
したとき、アドレスをデコードしてセレクト信号をアク
セス対象回路に出力すると共にアドレスがアクセス対象
回路のアドレス空間に包含されるならばプロセッサにア
ドレス応答信号を出力するアドレス応答制御回路におい
て、このアドレス応答制御回路の実装スペースの占める
割合が非常に大きく、また、アドレス応答制御できるア
ドレス空間を拡張できないという問題点を解決するため
、プロセッサからアドレス空間情報を予め格納できる格
納手段を備えたものである。

（産業上の利用分野）この発明は、プロセッサがアドレスバスな介してアクセ
ス対象回路をアクセス（リード又はライト）シたとき、
このアドレスをデコードしてセレクト信号を出力すると
共にアドレスがアクセス対象回路が有するアドレス空間
に包含されるかどうかを判別し、プロセッサにアドレス
応答信号を出力するアドレス応答制御回路に関する。

プロセッサからのアクセスに対してアドレス応答信号を
返す機能を有していないアクセス対象回路を使用すると
きは、アクセス対象回路の外部にアドレス応答信号をプ
ロセッサに返す機能を有するアドレス応答制御回路を備
える必要性が生じる。

（従来の技術）従来のアドレス応答制御回路としては、例えば、第３図
における符号３０で示すものがあり、データ処理装置に
実装されている。このアドレス応答制御回路３０の構成
を説明すると、アドレスを入力してデコード信号２６と
チップセレクト信号３３を出力するアドレス制御回路２
５、デコード信号２６を入力し、このアドレスがアクセ
ス対象回路２に相当するＲＡＭ、外部レジスタ、ＬＳ１
１２の有するアドレス空間に存在するならばアドレス応
答指令２９を出力するアクセス識別回路２７、並びにア
ドレス応答信号９を出力するアクセス応答発振回路２８
とで構成している。

１はプロセッサであり、このプロセッサ１には水晶振動
子３５を備えた発振回路３６からのクロック信号３７を
入力している。また、アクセス識別回路２７もこのクロ
ック信号３７を入力している。３はアドレスバス、４は
データバスである。

アクセス対象回路２に相当するＲＡＭ、外部レジスタ、
ＬＳ１１２はＩＣパッケージに封入されており、これら
のＲＡＭ、外部レジスタ、ＬＳ１１２はアドレスバス３
とデータバス４を介してアクセスされる。このアクセス
がリードであれば、アドレスバス３を介してプロセッサ
１から指示されたアドレスからデータを読出し、該デー
タをデータバス４に出力する。一方、アクセスがライト
であれば、アドレスバス３を介してプロセッサ１により
指示されたアドレスにデータバス４から入力したデータ
を書き込む。

アドレス応答制御回路３０、ＲＡＭ、外部レジスタ、Ｌ
Ｓ１１２並びにプロセッサ１の動作を説明する。但し、
プロセッサ１がアドレスバス３に例えば、ＲＡＭ１２に
おける所望のアドレスに格納されているデータをリード
するときを想定する。

プロセッサ１がＲＡＭ１２をアクセスすると、アドレス
制御回路２５はプロセッサ１が出力したアドレスをアド
レスバス３から入力すると共に該アドレスを内部のアド
レスデコーダによりデコードして所定のデコード信号２
６をアクセス識別回路２７に出力する。また、アドレス
制御回路２５は入力したアドレスに対応するチップセレ
クト信号３３をＲＡＭ１２に出力する。アクセス識別回
路２７はデコード信号２６を入力する、このデコード信
号２６に対応するアドレスがＲＡＭ１２のアドレス空間
に包含されるかどうかを識別する。その結果、アクセス
識別回路２７が上記アドレスがＲＡＭ１２に包含される
ことを識別したならば、アドレス応答指令２９をアクセ
ス応答発振回路２８に出力する。アクセス応答発振回路
２８はアクセス識別回路２７からアドレス応答指令２９
を入力すると、アドレス応答信号９を生成してプロセッ
サ１に出力する。

すると、プロセッサｌはアクセス応答発振回路２８から
アドレス応答信号９を入力すると、データバス４にデー
タが出力されるタイミングを待つ。

ＲＡＭ１２は上記アドレス制御回路２５からのチップセ
レクト信号３３により選択される。そして、プロセッサ
ｌが出力したアドレスをアドレスバス３から入力し、こ
の入力したアドレスのデータを読出し、該データをデー
タバス４に出力する。

そこで、プロセッサ１はデータバス４に出力されたデー
タを取り込む。

一方、ＲＡＭ１２における所望のアドレスにデータをラ
イトするときも、アドレス応答制御回路３０は同様に動
作する。そして、プロセッサ１はアドレス応答制御回路
３０からのアドレス応答信号９を入力した後の所定のタ
イミングにて、データバス４にデータを出力する。する
と、ＲＡＭ１２はデータバス４からデータを入力し、こ
のデータを上記アドレスにライトする。

（発明が解決しようとする問題点〕しかしながら、このような従来のアドレス応答制御回路
にあっては、実装された場合における実装スペースの占
める割合が非常に大きく、また、デコードできるアドレ
スを拡張できないという問題点があった。

この発明は、このような従来の問題点に着目してなされ
たもので、実装スペースの増加を最小限におさえ、しか
もアドレスを拡張できるアドレス応答制御回路を提供す
ることをその目的とする。

〔問題点を解決するための手段〕

そして、この目的を達成するために、本発明にあっては
その構成を、プロセッサ１がアドレスバス３とデータバ
ス４とを介してアクセス対象回路２をアクセスした際、
アドレスバス３からのアドレスをデコードしてセレクト
信号１３をアクセス対象回路２に出力するデコード手段
５と、予めプロセッサ１がアドレスバス３とデータバス
４とを介してアクセス対象回路２のアドレス空間情報を
格納させた格納手段６と、プロセッサ１がアクセス対象
回路２をアクセスした際のアドレスが当該アクセス対象
回路２のアドレス空間に包含されるかどうかを格納手段
６におけるアドレス空間情報に基づいて判別し、アクセ
ス対象回路２のアドレス空間に包含されるならばアドレ
ス応答指令２９を出力する判別手段７と、アドレス応答
指令２９を入力したときにアドレス応答信号９をプロセ
ッサ１に出力する出力手段８とを構成することとした。

〔作用〕

次に、第１図に示す発明の原理ブロック図に基づいて本
発明の詳細な説明する。

格納手段６はアクセス対象回路２が有するアドレス空間
情報を予めプロセッサ１から入力して格納している。

先ず、プロセッサ１がアドレスバス３とデータバス４と
を介してアクセス対象回路２をアクセスした際、デコー
ド手段５はアドレスバス３からのアドレスをデコードす
ると共にセレクト信号１３を上記アクセス対象回路２に
出力する。

次に、判別手段７は格納手段６におけるアクセス対象回
路２のアドレス空間情報とアドレスバス３からのアドレ
スとを比較し、上記アドレスバス３からのアドレスがア
クセス対象回路２のアドレス空間に包含されるならばア
ドレス応答指令２９を出力手段８に出力する。

出力手段８はアドレス応答指令２９を入力すると、アド
レス応答信号９をプロセッサ１に出力する。

そこで、プロセッサ１はアドレス応答信号９を入力する
と、アドレス対象回路２との間でデータのアクセス（リ
ード又はライト）を実行する。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第２図は本発明の一実施例におけるアドレス応答制御回
路１０を示す。尚、当該アドレス応答制御回路１０以外
の構成は第３図にて説明した従来のものと同様である。

このアドレス応答制御回路１０は、アドレス管理回路４
５、アドレス設定回路４６、アドレス制御回路５５、ア
ドレス比較回路４７、プロセッサ応答制御回路３８とで
構成している。尚、アドレス管理回路４５、アドレス設
定回路４６とで特許請求の範囲に記載した格納手段６を
実現している。また、アドレス比較回路４７にて特許請
求の範囲に記載した判別手段７を実現している。さらに
、プロセッサ応答制御回路３８にて特許請求の範囲に記
載した出力手段８を実現している。アドレス制御回路５
５にて特許請求の範囲に記載したデコード手段５を実現
している。以下に、夫々の機能を説明する。

アドレス設定回路４６は、ＲＡＭ、外部レジスタ、ＬＳ
Ｉ、ＲＯＭ１２のアドレス空間情報に対応する設定値を
プロセッサ１から入力し、該設定値をアドレス管理回路
４５に格納する。アクセス対象回路２の種類、アドレス
空間、設定値（夫々のアクセス対象回路１２が有するア
ドレス空間の上位２桁である。）の関係を以下に表に示
す。

表アドレス管理回路４５は、プロセッサ１がアクセス対象
回路２をアクセスすると、アドレスバス３に出力されて
いるアドレスを入力すると共にこのアドレスが包含され
るアドレス空間を検索し、包含されるアドレス空間に対
応する設定値をアドレス制御回路５５とアドレス比較回
路４７に出力する。

アドレス制御回路５５はアドレス管理回路４５から設定
値を入力すると、該設定値をデコードしてチップセレク
ト信号３３を出力する。

アドレス比較回路４７はアドレス管理回路４５から設定
値を入力すると、該設定値とアドレスバス３からのアド
レスの上位２桁とを比較し、一致するならば、アドレス
応答指令２９をプロセッサ応答制御回路３８に出力する
。

このプロセッサ応答制御回路３８はアドレス比較回路４
７からのアドレス応答指令２９を入力すると、アドレス
応答信号９を出力する。

すると、プロセッサ１はプロセッサ応答制御回路３８か
らのアドレス応答信号９を入力すると、データバス４に
データが出力されるタイミングを待つ。

例えば、ＲＡＭ１２が上記アドレス制御回路５５からの
チップセレクト信号３３により選択された場合を想定す
ると、リードの場合には、ＲＡＭ１２はプロセッサ１が
出力したアドレスをアドレスバス３から入力し、この入
力したアドレスからデータを読出し、該データをデータ
バス４に出力する。

一方、ＲＡＭ１２における所望のアドレスにデータをラ
イトするときも、アドレス応答制御回路１０は同様に動
作する。そして、プロセッサ１はアドレス応答制御回路
１０からのアドレス応答信号９を入力した後の所定のタ
イミングにて、データバス４にデータを出力する。する
と、ＲＡＭ１２はデータバス４からデータを入力し、こ
のデータを上記アドレスにライトする。

（発明の効果）以上、説明したように、この発明によれば、格納手段を
設けているため、簡単にアクセス対象回路のアドレスを
設定並びに追加できるため、アドレスの拡張性が増大す
る。また、このような格納手段はＲＡＭで簡単に実現で
きるから、実装スペースの増加を最小限におさえること
ができるアドレス応答制御回路を提供することができる
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一
実施例におけるアドレス応答制御回路のブロック図、第
３図は従来技術におけるアドレス応答制御回路のブロッ
ク図である。１・・・プロセッサ２・・・アクセス対象回路３・・・アドレスバス　　。４・・・データバス５・・・デコード手段６・・・格納手段７・・・判別手段８・・・出力手段９・・・アクセス応答信号１０・・・アクセス応答制御回路１２・・・ＲＡＭ、外部レジスタ、ＬＳＩ、ＲＯＭ１３
・・・セレクト信号オζづとｅＦ４の一実がシイダリ１；＾・Ｃ７ラアドし
ス応谷制り叩ω終のフ”Ｏツク山１Ｎ２図

Claims

【特許請求の範囲】プロセッサ（１）がアドレスバス（３）とデータバス（
４）とを介してアクセス対象回路（２）をアクセスした
際、アドレスバス（３）からのアドレスをデコードして
セレクト信号（１３）をアクセス対象回路（２）に出力
するデコード手段（５）と、予めプロセッサ（１）がアドレスバス（３）とデータバ
ス（４）とを介してアクセス対象回路（２）のアドレス
空間情報を格納させた格納手段（６）と、プロセッサ（１）がアクセス対象回路（２）をアクセス
した際のアドレスが当該アクセス対象回路（２）のアド
レス空間に包含されるかどうかを格納手段（６）におけ
るアドレス空間情報に基づいて判別し、アクセス対象回
路（２）のアドレス空間に包含されるならばアドレス応
答指令（２９）を出力する判別手段（７）と、アドレス応答指令（２９）を入力したときにアドレス応
答信号（９）をプロセッサ（１）に出力する出力手段（
８）とを備えて構成したことを特徴とするアドレス応答
制御回路。