JPS63285965A - 半導体抵抗素子およびその製造方法 - Google Patents
半導体抵抗素子およびその製造方法Info
- Publication number
- JPS63285965A JPS63285965A JP12060187A JP12060187A JPS63285965A JP S63285965 A JPS63285965 A JP S63285965A JP 12060187 A JP12060187 A JP 12060187A JP 12060187 A JP12060187 A JP 12060187A JP S63285965 A JPS63285965 A JP S63285965A
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- Japan
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- resistance
- substrate
- resistance layer
- forming
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路の構成素子である抵抗素子を形成するに
際し、不純物の導入に、例えばイオン注入法を用い、所
望の注入エネルギとドーズ量で抵抗層を形成し、抵抗層
の表面領域に薄い高濃度層を形成する構造と方法を提起
する。この表面高濃度層が抵抗層の表面空乏層厚のバラ
ツキを抑えることにより、抵抗値のバラツキを抑制し、
再現性を向上する。と（に、３００Ω／口以上の高い層
抵抗値をもつ抵抗素子に効果が著しい。
際し、不純物の導入に、例えばイオン注入法を用い、所
望の注入エネルギとドーズ量で抵抗層を形成し、抵抗層
の表面領域に薄い高濃度層を形成する構造と方法を提起
する。この表面高濃度層が抵抗層の表面空乏層厚のバラ
ツキを抑えることにより、抵抗値のバラツキを抑制し、
再現性を向上する。と（に、３００Ω／口以上の高い層
抵抗値をもつ抵抗素子に効果が著しい。
本発明は集積回路の抵抗素子およびその製造方法に係り
、とくに抵抗値のバラツキを抑制した抵抗素子およびそ
の製造方法に関する。
、とくに抵抗値のバラツキを抑制した抵抗素子およびそ
の製造方法に関する。
抵抗素子は集積回路の受動素子として用いられている。
集積回路の高集積化にともないチップ面積の縮小化が要
求されるが、そのために抵抗素子の占める面積を縮小す
ることが重要である。
求されるが、そのために抵抗素子の占める面積を縮小す
ることが重要である。
そのため、高い層抵抗値を有する抵抗素子を再現性よく
形成する技術が必要となってくる。
形成する技術が必要となってくる。
第２図は従来例による抵抗素子の深さ方向のキャリア濃
度分布を示す図である。
度分布を示す図である。
ここで、抵抗層の通常のドープにおいては、キャリア濃
度は常温で不純物濃度とほぼ同一と見做してよい。
度は常温で不純物濃度とほぼ同一と見做してよい。
従来の抵抗素子は１回のイオン注入により形成されるの
で、例えば図示のようにキャリア濃度は深さ方向に単一
の山をもつ分布となる。
で、例えば図示のようにキャリア濃度は深さ方向に単一
の山をもつ分布となる。
従来の抵抗素子の形成方法においては、第２図に示され
るように表面キャリア濃度はアウトディフユージッンに
より低くなっている。そのために起因する層抵抗値のバ
ラツキが生ずるという問題が生ずる。
るように表面キャリア濃度はアウトディフユージッンに
より低くなっている。そのために起因する層抵抗値のバ
ラツキが生ずるという問題が生ずる。
上記問題点の解決は、半導体基板中に一導電型不純物を
導入して形成された抵抗層と、該抵抗層の少なくとも素
子構成部分の表面より該抵抗層より高濃度に一導電型不
純物を導入してなり、かつ該抵抗層より厚さの薄い表面
層とを有する半導体抵抗素子、および半導体基板中に一
導電型不純物を導入して抵抗層を形成する工程と、該抵
抗層の少なくとも素子構成部分の表面領域に該抵抗層よ
り高濃度に一導電型不純物を導入する工程とを含む半導
体抵抗素子の製造方法により達成される。
導入して形成された抵抗層と、該抵抗層の少なくとも素
子構成部分の表面より該抵抗層より高濃度に一導電型不
純物を導入してなり、かつ該抵抗層より厚さの薄い表面
層とを有する半導体抵抗素子、および半導体基板中に一
導電型不純物を導入して抵抗層を形成する工程と、該抵
抗層の少なくとも素子構成部分の表面領域に該抵抗層よ
り高濃度に一導電型不純物を導入する工程とを含む半導
体抵抗素子の製造方法により達成される。
本発明は、抵抗層表面に薄い高キャリア濃度層を形成す
ることにより、抵抗層表面に形成される表面空乏層厚を
薄くすることができ、かつ表面空乏層厚のバラツキを抑
制できることを利用したものである。
ることにより、抵抗層表面に形成される表面空乏層厚を
薄くすることができ、かつ表面空乏層厚のバラツキを抑
制できることを利用したものである。
すなわち、抵抗層形成後の表面パッシベーション膜形成
工程で誘起される表面準位の影響により表面空乏層厚が
変化し抵抗層の層抵抗値を変動させるが、本発明は抵抗
層の表面領域を高濃度としてこの影響を低減するもので
ある。
工程で誘起される表面準位の影響により表面空乏層厚が
変化し抵抗層の層抵抗値を変動させるが、本発明は抵抗
層の表面領域を高濃度としてこの影響を低減するもので
ある。
第１図は本発明による抵抗素子の深さ方向のキャリア濃
度分布を示す図である。
度分布を示す図である。
本発明の抵抗素子は２回のイオン注入により形成され、
第１回目の注入により第２図と同様の山を持つ分布＋ａ
）が、第２回目の注入により薄い表面領域にさらに高濃
度の急峻な山をもつ分布中）が得られる。
第１回目の注入により第２図と同様の山を持つ分布＋ａ
）が、第２回目の注入により薄い表面領域にさらに高濃
度の急峻な山をもつ分布中）が得られる。
イオン注入後、アニールして注入イオンを活性化し、（
ａ）、（ｂｌが重畳された実線で示される分布が得られ
る。
ａ）、（ｂｌが重畳された実線で示される分布が得られ
る。
この場合は、表面領域が高濃度領域となり、従って抵抗
層の表面空乏層厚が薄くなり、かつ表面準位の影響が緩
和される。
層の表面空乏層厚が薄くなり、かつ表面準位の影響が緩
和される。
本発明を化合物半導体の集積回路に適用した実施例とし
て、半絶縁性ガリウム砒素（Ｓｌ−ＧａＡｓ）基板に６
００Ω／口の層抵抗値で抵抗素子を形成する場合につい
て説明する。
て、半絶縁性ガリウム砒素（Ｓｌ−ＧａＡｓ）基板に６
００Ω／口の層抵抗値で抵抗素子を形成する場合につい
て説明する。
第３図（１１〜（４）は実施例を製造工程順に説明する
抵抗素子の断面図と平面図である。
抵抗素子の断面図と平面図である。
この例は第１図に示されるキャリア濃度の断面プロファ
イルに対応する。
イルに対応する。
第３図（１）の断面図、（２）の平面図において、５Ｉ
−ＧａＡｓ基板１上に被着されたレジスト２に、通常の
りソグラフィを用いて抵抗層形成領域を開口して注入マ
スクを形成する。
−ＧａＡｓ基板１上に被着されたレジスト２に、通常の
りソグラフィを用いて抵抗層形成領域を開口して注入マ
スクを形成する。
つぎに、抵抗層形成用のｎ型不純物として、ｃ、ｉｔ９
を注入エネルギ１２０ ）［ｅＶ、注入ドーズ量４Ｅ１
２ ｃｍ−”で５Ｉ−ＧａＡｓ基板１に注入する。
を注入エネルギ１２０ ）［ｅＶ、注入ドーズ量４Ｅ１
２ ｃｍ−”で５Ｉ−ＧａＡｓ基板１に注入する。
続いて、表面高濃度層形成用のｎ型不純物として、５ｉ
１９を注入エネルギ６０ ＫｅＶ 、注入ドーズ量ｌＢ
１３ ｃｍ−”で５Ｉ−ＧａＡｓ基板１に注入する。
１９を注入エネルギ６０ ＫｅＶ 、注入ドーズ量ｌＢ
１３ ｃｍ−”で５Ｉ−ＧａＡｓ基板１に注入する。
つぎに、レジスト２を剥離し、アニール用キャップ（と
くに図示せず）として基板全面に化学気相成長（ＣＶＤ
）法によるＳｉｎｇを１０００人の厚さに堆積し、基板
を８００℃で３０分間アニールする。
くに図示せず）として基板全面に化学気相成長（ＣＶＤ
）法によるＳｉｎｇを１０００人の厚さに堆積し、基板
を８００℃で３０分間アニールする。
アニール用キャンプは、アニールの際に基板表面を保護
し、かつ基板構成原子（この例ではＡｓ）のアウトディ
フュージョンを防止するためのものである。
し、かつ基板構成原子（この例ではＡｓ）のアウトディ
フュージョンを防止するためのものである。
このアニールにより、基板中に注入されたＳｉイオンは
活性化され抵抗層ＩＲと、表面高抵抗層ＩＲＲが形成さ
れる。
活性化され抵抗層ＩＲと、表面高抵抗層ＩＲＲが形成さ
れる。
第３図（３）の断面図、（４）の平面図において、アニ
ール用キャップのＳｉＯ□層を除去し、新たに基板表面
にパッシベーション用の厚さ３０００人のＳｉ０２層３
を成長し、この層の電極引き出し部を開口して、開口部
を覆って金／金ゲルマニウム（Ａｕ／ＡｕＧｅ）等のオ
ーミックメタル電極４を形成する。
ール用キャップのＳｉＯ□層を除去し、新たに基板表面
にパッシベーション用の厚さ３０００人のＳｉ０２層３
を成長し、この層の電極引き出し部を開口して、開口部
を覆って金／金ゲルマニウム（Ａｕ／ＡｕＧｅ）等のオ
ーミックメタル電極４を形成する。
以上で抵抗素子の形成工程を終わる。
このようにして形成された抵抗素子は第１図の（ａ）で
示される抵抗層と、それより厚さの薄い（ｂｌで示され
る表面層とで構成される。
示される抵抗層と、それより厚さの薄い（ｂｌで示され
る表面層とで構成される。
従来、１回の注入で形成していた抵抗素子の層抵抗値の
製造ロフト毎のバラツキが約３０％あったものが、本発
明により約１０％以下に抑えることができた。
製造ロフト毎のバラツキが約３０％あったものが、本発
明により約１０％以下に抑えることができた。
以上詳細に説明したように本発明によれば、表面空乏層
の変化が抵抗層の層抵抗値の変動に及ぼす影響を抑制す
ることができることから、所望の抵抗値を持つ抵抗素子
を制御性、再現性よく得ることができる。
の変化が抵抗層の層抵抗値の変動に及ぼす影響を抑制す
ることができることから、所望の抵抗値を持つ抵抗素子
を制御性、再現性よく得ることができる。
第１図は本発明による抵抗素子の深さ方向のキャリア濃
度分布を示す図、 第２図は従来例による抵抗素子の深さ方向のキャリア濃
度分布を示す図、 第３図（１）〜（４）は実施例を製造工程順に説明する
抵抗素子の断面図と平面図である。 図において、 １は５Ｉ−ＧａＡｓ基板、 ２はレジスト、 ３はパッシベーション用のＳｉＯ□層、４はＡｕ／Ａｕ
Ｇｅ電極 千１扉 乎２図
度分布を示す図、 第２図は従来例による抵抗素子の深さ方向のキャリア濃
度分布を示す図、 第３図（１）〜（４）は実施例を製造工程順に説明する
抵抗素子の断面図と平面図である。 図において、 １は５Ｉ−ＧａＡｓ基板、 ２はレジスト、 ３はパッシベーション用のＳｉＯ□層、４はＡｕ／Ａｕ
Ｇｅ電極 千１扉 乎２図
Claims (2)
- （１）半導体基板中に一導電型不純物を導入して形成さ
れた抵抗層と、 該抵抗層の少なくとも素子構成部分の表面より該抵抗層
より高濃度に一導電型不純物を導入してなり、かつ該抵
抗層より厚さの薄い表面層 とを有することを特徴とする半導体抵抗素子。 - （２）半導体基板中に一導電型不純物を導入して抵抗層
を形成する工程と、 該抵抗層の少なくとも素子構成部分の表面領域に該抵抗
層より高濃度に一導電型不純物を導入する工程 とを含むことを特徴とする半導体抵抗素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12060187A JPS63285965A (ja) | 1987-05-18 | 1987-05-18 | 半導体抵抗素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12060187A JPS63285965A (ja) | 1987-05-18 | 1987-05-18 | 半導体抵抗素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63285965A true JPS63285965A (ja) | 1988-11-22 |
Family
ID=14790293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12060187A Pending JPS63285965A (ja) | 1987-05-18 | 1987-05-18 | 半導体抵抗素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285965A (ja) |
-
1987
- 1987-05-18 JP JP12060187A patent/JPS63285965A/ja active Pending
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