JPS635280A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理値を採るＩＣ（半導体果槍回路）を試験す
るＩＣ試験装置に係り、特に、印加したパターンデータ
に対する被試験ＩＣの出刃が期待値と一致すると次の試
験ステップに進むような試験に好適なＩＣ試験装置に関
する。

〔従来の技術〕

従来の装置は、特開昭５５−５５２５４号に記載のよう
に、パターン発生回路内に、入カバターン及び期待パタ
ーンを格納するパターンファイルと、そのパターンファ
イルを制御する命令が格納されるコマンド部と、このコ
マンド部の内容に対応したデータが格納されるオペラン
ド部とからなる制御ファイルを設け、被試験ＩＣからの
応答を参照しながら、制御ファイルの指定により一致試
験用パターンデータを試験波形生成回路へ供給して、−
致試験を行っていた。ここで、−致試験とは、上記パタ
ーンファイルから発生される期待値データと、被試験Ｉ
Ｃからの応答が一致した場合に次の試験ステップに進む
ような試験であり、回路の初期設定が不可能なＩＣを試
験する場合に行われることがある。したがって、−致試
験では、上記−致が取れるまで、同一のパターンデータ
を四−の時系列的順序で試験波形生成回路に供給する必
要があり、このパターンデータを特に、−致試験用パタ
ーンデータと称している。

〔発明が解決しようとする問題点〕

上記従米技術では、パターン発生回路と試験波形生成回
路との間に介在するパイプラインレジスタによる無効テ
ストサイクルの発生について配意がされていなかった。

この従来装置の問題点を第５図、第６図により説明する
。第５図は、パターン発生回路５０１と試験波形生成回
路５０６との間に４段のパイプラインレジスタ５０２　
、５０５　、　５０４　、５０５が介在する場曾を示す
ものであり、第６図はその谷部信号のタイムチャートで
ある。図示例では、パターン発生回路５０１から発生す
る一致試験用のパターンデータの深さは、Ｐａ、　ＰＩ
、　Ｐ２で示される３サイクル分であり、Ｎサイクルか
らＮ＋８サイクルまでの間に３回（Ｎ〜Ｎ＋２．Ｎ＋３
〜Ｎ＋５．Ｎ＋６〜Ｎ　＋　９の３回）発生される。こ
こで、例えば、第Ｎ　＋　３〜第Ｎ＋５サイクルの間に
発生された第２回目の一致試験用パターンデータにより
一致が取られ、−致試験が終了する場合について説明を
行う。図示例では、パターン発生回路５０１と試験波形
生成回路５０６の間の、４段のパイプラインレジスタ５
０２〜５０５により、第Ｎ＋３〜第Ｎ＋５サイクルにお
いてパターン発生回路５０１により発生された第２回の
一致試験用パターンデータが、試験波形生成回路５０６
に供給されるのは、４サイクル後の第Ｎ＋７〜第Ｎ＋９
サイクルにおいてである。

したがって、−致が取れたことを示す信号である一致不
−致信号５０９がパターン発生回路５０１に入力される
のは、第Ｎ＋９サイクル以降であり、第Ｎ＋５〜第Ｎ＋
９サイクルの間、パターン発生回路５０１は一致試験用
パターンデータを発生し続け、パイプラインレジスタ５
０２〜５０５には、この−致試験用パターンデータがそ
れぞれ保持されることになる。このため、−致が取れた
第Ｎ＋９サイクル以降の４サイクルは、上記のパイプラ
インレジスタ５０２〜５０５内に保持されている一致試
験用パターンデータが試験波形生成回路５０６に供給さ
れ、通常試験用のバター／データ（第６図中のＫｌ）を
−致試験終了と同時に供給することが不可能となり、パ
イプラインレジスタの段数ｌこ相当するサイクルが無効
なテストサイクルとなるという問題があった。

本発明の目的は、−致試験から引き続き通常試験を実行
する場合の、上記したパイプラインレジスタが介在する
ことによる無効テストサイクルの発生を防止することが
でき、テスト効率の向上を可能とするＩＣ試験装＃Ｌを
提供することにある。

〔問題点を解決するための手段〕

上記目的は、パターン発生回路と試験波形生成回路との
間に介在するパイプラインレジスタの最終段の出力側に
、−致試験用パターンデータを記憶保持し、−致試験終
了時まで、入力された時系列順序に従って繰り返し出力
することが可能な一致試験用パターンデータ保持回路を
設けることにより、達成される。

〔作用〕

パイプラインレジスタの最終段出力側に設けた上記−致
試験用パターンデータ保持回路は、ただ−度、パターン
発生回路より一致試験用パターンデータが入力されると
、−致が取れ一致試験が終了するまで、入力された一致
試験用パターンデータを記憶保持し、入力された時系列
順序に従って繰り返し出力すると同時に、パターン発生
回路が次のパターンデータ発生サイクルに進まぬように
一時停止させる制ａ１ｇ号と、上記パイプラインレジス
タのデータの取り込みを禁止する制御信号とを送出し、
−致試験終了時には上記停止及び禁止を解除して、停止
させた次のサイクルからパターンデータの発生を再び開
始させる。これ番こより、パターン発生回路と試験波形
生成回路との間ζこ介在するパイプラインレジスタには
、常に有効なパターンデータが記憶保持されるようにな
り、従来技術で問題となった、−致試ＳＡ終了後に発生
する無効なテストサイクルを防止することができる。

〔実施例〕

以下、本発明の一実施例を１１ｇ１図〜第６図を用いて
説明する。第１図はブロック構成図、第２図は第１図中
の一致試験用パターンデータ保持回路の詳細を示Ｔブロ
ック図、第５図はその動作説明用の各部信号のタイムチ
ャートである。

第１図において、１０１はパターン発生回路、１０２は
本発明ｌこおいて設けられる一致試験用パターン保持回
路である。−致試験用パターン保持回路１０２は、試験
波形生成回路１０３において試験波形生成のために用い
るパターンデータ１０７を、パターン発生回路１０１よ
りパイプラインレジスタ１２０゜１２１、・・・、１２
２ｉ介して入力し、パターン発生回路１０１力１らの制
御信号１０８〜１１０を用いて、−致試験時には、比較
回路１０５において被試験ＩＣ１０４の出力とパターン
発生回路１０１からの期侍値データ１１６とが一致する
まで、上記入力したパターンデータ１０７を繰り返し出
力すると同時に、パターン発生回路１０１が次のステッ
プのパターンデータを発生することを阻止するホールド
信号１１２を出力する。また、通常試験時には、入カバ
ターンデータ１０７をその才ま、試験波形生成回路１０
３へ、信号線１１５を通して出力する。なお、１０６は
、基本周期クロック１１７を発生するタイミング発生回
路であり、また、１１４は比較回路１０５から出力され
る一致不−致信号、１１５は逆極性の一致不−致信号で
ある。

この−致試験用パターン保持回路１０２の詳細を、第２
図ブロック図により説明する。第２図において、＠１図
と対応する信号ｌこついては同一符号を付けである。な
お、以下の説明では、−致試験用パターン保持回路が格
納可能な一致試験用パターンデータの深さは４ステツプ
で、３ステツプの一致試験用パターンデータが入力され
て一致が起こるまで繰り返されるものとする。

第２図に示すように、実施例の一致試験用パターン保持
回路（第１図の１０２）は、入力選択制御回路２０１と
、−致試験用パターン出力回路２０２と、パターンセレ
クタ２０３と、ホールド信号発生回路２０４とから構成
される。

入力選択制御回路２０１は、カウンタ２０５．デコーダ
２０６．制御ゲート２０７〜２１０により４成され、−
致試験モードと通常ｇ＠モードとを識別するモード信号
１１０と基本周期クロック１１７とを入力に受けて、−
致試験モード時に、パターンデータ１０７８−致試験用
パターン出力回路２０２に取り込むための制御信号２４
６〜２４９を出力する。モード信号１１０は、パターン
発生回路（第１図の１０１）からのパターンデータ１０
７が一致試験用パターンデータである場合には論理レベ
ルゝ１“となり、通常試験用パターンデータである場合
には論理レベル１０“となる信号である。入力選択制御
回路２０１内のカウンタ２０５の出力２４０　、２４１
及び制御ゲート２０７〜２１０の出力２４６〜２４９は
、例えば第４図に示すようなものであればよい。

一致試験用パターン出力回路２０２は、入力セレクタ２
１１〜２１４．Ｄ７リツブ７０ツブ２１５〜２１８゜出
力セレクタ２１９．出力セレクタ制御カウンタ２２０、
カウンタ制御ゲート２２１　、２２２より４成される。

入力セレクタ２１１〜２１４は、第４図に示すように、
モード信号１１０が１１“である場合に限り、選択制御
信号２４６〜２４９により順次、−致試験用パターンを
Ｄフリップフロップ２１５〜２１８へ出力する。本実施
例の場曾は、４３図にパターンデータＡとして示すよう
に、パターンデータＰＯ＋Ｐｌ＋Ｐ２を順次Ｄフリップ
７０ツブ２１５　、２１６　、２１７へ出力する。モー
ド信号１１０が１０“となり、−致試験用パターン出力
回路２０２に入力されるパターンデータ１０７が通常試
験用バター／データとなった場合（＠３図図中中Ｋｔ）
には、入力セレクタ２１１〜２１４は全て、Ｄフリップ
フロップ２１５〜２１８の出力信号２５０〜２５３を選
択する。即ち、Ｄフリップフロップ２１５　、２１６　
、２１７は、第３図に示すように周期クロック１１７（
第３図ａ）により、順次、−致試験用パターンデータ（
第３図Ｇ、）１．Ｉ）を取り込んで出力する。

出力セレクタ２１９では、２ビツトの出力セレクタ制御
カウンタ２２０のカウント出力信号２５４．２５５の値
に従い、第３図Ｆ、Ｊに示すように、セレクタ出力は号
２５６として；誤次、Ｄクリップフロップ２１５　、　
２１６　、２１７の出力信号２５０　、　２５１　、２
５２を切り換え−Ｃ出力する。出力セレクタ制御カウン
タ２２０のリセット入力信号２５７が入力されるのは、
カウンタ制御ゲート２２１及び２２２により、モード信
号の立下りエツジ１０９が入力された場合か、あるいは
、モード信号１１０が１０“で比較回路（、Ｊ！１図の
１０５）からの−致不−致信号が′１“のＱ（第３図の
Ｅ）の立下りエツジが入力された場合である。したが−
って本実施例では、第３図Ｋに示すリセット入力信号２
５７により、第４．第７．第９サイクルのはじめに、５
ｖ１３図Ｆに示すように、リセットされる。なお、エツ
ジ検出回路２５８は、−致不−致価号１１４（第３図Ｅ
）の立下りエツジを検出するものである。

ホールド信号発生回路２０４では、−致試験を行ってい
る期間はパターン発生回路（第１図の１０１）に、通常
試験用のパターンデータの発生を禁止し、ステップを更
新しないように制御するためのホールド信号１１２を発
生する。ホールド信号発生回路２０４は、サイクル数記
憶カウンタ２２７．リセット制御ゲート２２４〜２２６
　、　２２９　、セット制御用Ｒ８７リツプ７０ツブ２
２８．セット制御ゲート２３０　。

エツジ検出回路２３１．ホールド制御ＲＳフリップフロ
ップ２３２より構成される。セット制御用ＲＳクリップ
フロップ２２８は、モード信号立上りエツジ１０８によ
ってセットされ、−致不−致信号１１４が１１“のとき
（不一致時）にリセットされる。したがって、第３図に
示す例では、第２サイクルで一致不−致信号１１４（第
３図Ｅ）が″１”となっているがモード信号１１０（第
３図Ｂ）が１１“であるため、セットされるのは第４サ
イクルのはじめである。−方、サイクル数記憶カウンタ
２２７のイネーブル入力にはモード信号１１０が入力さ
れ、この信号が１１“の間は周期クロック１１７を計数
する。

したがって、第３図りに示すように、−致試験用パター
ンデータ（第３図Ａ）Ｐｃ〜Ｐ２が出力されている期間
に計数を行うため、サイクル数記憶カウンタ２２７の出
力２５９，２６０は％１／／、％ｏ“となって計数を終
了し、その出力値は、−致試験用パターンデータが出力
されたサイクル数を示している。

ゲート２２４〜２２６は、出力セレクタ制御カウンタ２
２０の出力とサイクル数記憶カウンタ２２７の出力との
一致を検出するためのものであり、第３図に示すようｌ
こ、本例においては出力セレクタ制御カウンタ２２０の
出力が′１“、″０“となった時、即ち、−致試験用パ
ターン出力回路２０２の出力２５６が最後の一致試験用
パターン（＄３図ＪにおけるＰ２）を出力した場合に、
−致が検出される。この時、モード信号１１０が１０”
である場合（第３図において第１〜第３サイクル以外）
にはゲート２２９が開き、逆極性の一致不−致（ｇ号１
１５（第３図ｅ）が１１“であれば（比較回路１０５で
一致が検出された場合）、ゲート２２９の出力は１１″
となる。エツジ検出回路２６１は、ゲート２２９の出力
信号の立上りを検出するためのものであり、第３図Ｎに
示すように、エツジ検出回路２３１の出力−こより、ホ
ールド制御Ｒ８７リツプフロツプ２３２をリセットし、
ホールド信号１１２（第５図心）を作成し、パターン発
生回路１０１へ供給する。

パターンセレクタ２０３は、上記ホールド信号１１２に
より、−致試験用パターン田力回路２０２からの出力信
号２５６（第５図Ｊ）とパターンデータ１０７とを切り
換えて出力するものである。第３図Ｐに示すようｌこ、
ホールド信号が１１“の場合は一致試験用パターン出力
回路２０２からの出力２５６を、″０“の場合はパター
ンデータ１０７を選択して試、験波形生成回路１０５へ
供給する。

以上のように、本実施例によれば、−致試験を行う際に
、パターン発生回路が発生する一致試験用パターンデー
タを、−致試験の終了時まで保持し、繰り返し出力する
ことが可能であるため、パターン発生回路はただ一度だ
け一致試験用パターンデータを発生すればよく、また、
−致試験芙行中は、パターン発生回路が次のステップの
パターンデータを発生することを阻止する制御信号によ
りパターンデータの発生を一時停止し、−致試験が終了
して引き続き通常試験を行う時に、再びパターンデータ
を、停止した次のステップから発生させることにより、
−致試験の実行による無効の試験サイクルの発生を防止
できる。特に、この−致試験機能を被試験ＩＣの各テス
トピン毎に持たせることＩこより、−致試験から通常試
験へ切り換える際の無効なテストサイクルの発生を解消
し、試験効率の大幅な向上が可能となる。

〔発明の効果〕

本発明によれば、入力した一致試験用パターンデータを
記憶保持し、−致試験が終了するまで、入力された時系
列順序に従って、繰り返し、−致試験用パターンデータ
を出力することができるので、従来技術において問題と
なった、無効な試験サイクルの発生を防止することがで
き、試験効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例ブロック図、第２図は第１図
中の一致試験用パターン保持回路の詳細を示すブロック
図、第３図は第２図中の各部信号のタイムチャート、第
４図は第２図中の入力選択制御回路の真理値表、第５図
は従来例のブロック図、第６図は第５図中の谷部信号の
タイムチャートである。 〔符号の説明〕 １０１・・・パターン発生回路。 １０３・・・試験波形生成回路。 １０２・・・−致試験用パターン保持回路。 １０４・・・被試験ＩＣ，１０５・・・比較回路。 １０６・・・タイミング発生回路。 １０７・・・パターンデータ。 １１０・・・モード信号、１１２・・・ホールド信号。 １１７・・・基本周期クロック。 ２０１・・・入力選択制御回路。 ２０２・・・−致試験用パターン出力回路２０３・・・
パターンセレクタ。 ２０４・・・ホールド信号発生回路 ノーごへ １パ１＼−へ Ｘ、−′ □□− 代理人　弁理士　小　川　勝　男 悄１図 ＋ｔｒ５−Ｒ’４ｕｔｔ３生＊＠Ｊｆｒ１１２−　　ノ
・−ルＦイに％＋１１１４−−事ＬＩＡ、壱つミＩＣ１
１，５−−イ客′１５茅Ｓ；＋０５−ｊ乙卓りｆｉＪｌ
ｌｒ　　　　　　　　　　　　、　　　　ｕ４−−−ｌ
矢千−鯨Ａ占吟１０’７−−バクーンテータ　　　　　
　　　　　　　１１５−　逆Ｉ五イｉの−ｆ支モー酸イ
３号＋１１１？〜１１０−一到イ３Ｐイ言！　　　　　
　　　　　　　　　　　　ＩＩＧ−−フ〔セ１イ直テ°
−タ１１７−　基末周朔り０ツ７ 兇′５図

Claims (1)

1. 【特許請求の範囲】 １、パターンデータおよび期待値データを発生する手段
   と、上記パターンデータにより試験波形を生成して被試
   験ＩＣに供給する手段と、被試験ＩＣからの出力と上記
   期待値データとを比較判定する手段とを備えたＩＣ試験
   装置において、上記パターンデータのうちの指定された
   一連のパターンデータを指定された期間保持記憶する手
   段と、この保持記憶したパターンデータを指定された期
   間その入力時の時系列順序と同一順序で繰り返し出力す
   る手段と、この繰り返し出力している期間上記パターン
   データの発生を禁止する信号を発生する手段とを設けた
   ことを特徴とするＩＣ試験装置。 ２、特許請求の範囲第１項記載のＩＣ試験装置において
   、 前記保持記憶手段、前記練り返し出力手段および前記禁
   止信号発生手段が、被試験ＩＣの各テストピン毎に設け
   られていることを特徴とするＩＣ試験装置。