JPS6358870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6358870A JPS6358870A JP61201350A JP20135086A JPS6358870A JP S6358870 A JPS6358870 A JP S6358870A JP 61201350 A JP61201350 A JP 61201350A JP 20135086 A JP20135086 A JP 20135086A JP S6358870 A JPS6358870 A JP S6358870A
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- resist
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
- H10D62/134—Emitter regions of BJTs of lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
自己整合（セルファライン）技術で作成したトランジス
タを利用してラテラル・トランジスタ（ｌａｔｅｒａｌ
ｔｒａｎｓｉｓｔｏｒ）を作る。
タを利用してラテラル・トランジスタ（ｌａｔｅｒａｌ
ｔｒａｎｓｉｓｔｏｒ）を作る。
（産業上の利用分野〕
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、セルファライン技術を用いてラテラル・
トランジスタを製造する方法に関するものである。
詳しく言えば、セルファライン技術を用いてラテラル・
トランジスタを製造する方法に関するものである。
〔従来の技術〕
セルフ了ライン型バイポーラトランジスタは１枚のマス
クでベース、エミッタ領域を自己整合方式で形成したも
ので、その知られた例は第７図ｔａ＋とｔｂ）に断面図
と平面図に示され、同図において、５１は半導体基板（
例えばＰ型のシリコン（Ｓｌ）基ｍ） 、５２はｎ“型
の埋込層（コレクタ）、５３はｎ型のエピタキシャル層
、５４は酸化Ｍ’Ａ （５ｉＯｚ 嘆）、５５はポリシ
リコンのベース引出し線、５６は５ｉ０２膜、５７と５
８はポリシリコンのエミッタ電極とベース電極、５９ａ
と５９ｂはＰ型の内部ベースと外部ベース領域、６０は
エミッタ領域である。平面図から理解される如く、エミ
ッタは細長く形成され、その下方に内部ベース５９ａが
形成されており、それを囲んで外部ベースが延在する。
クでベース、エミッタ領域を自己整合方式で形成したも
ので、その知られた例は第７図ｔａ＋とｔｂ）に断面図
と平面図に示され、同図において、５１は半導体基板（
例えばＰ型のシリコン（Ｓｌ）基ｍ） 、５２はｎ“型
の埋込層（コレクタ）、５３はｎ型のエピタキシャル層
、５４は酸化Ｍ’Ａ （５ｉＯｚ 嘆）、５５はポリシ
リコンのベース引出し線、５６は５ｉ０２膜、５７と５
８はポリシリコンのエミッタ電極とベース電極、５９ａ
と５９ｂはＰ型の内部ベースと外部ベース領域、６０は
エミッタ領域である。平面図から理解される如く、エミ
ッタは細長く形成され、その下方に内部ベース５９ａが
形成されており、それを囲んで外部ベースが延在する。
図示のバイポーラトランジスタは、■ベースとエミッタ
面積の微細化により寄生容量が小さく、■ベースーエミ
ッタ距離が短かくベース抵抗が小になり、■セルファラ
イン型であるので位置ずれがなく微細化が達成しやすく
、高速動作する利点をもつものである。
面積の微細化により寄生容量が小さく、■ベースーエミ
ッタ距離が短かくベース抵抗が小になり、■セルファラ
イン型であるので位置ずれがなく微細化が達成しやすく
、高速動作する利点をもつものである。
第７図に示したバイポーラトランジスタは前記した如き
利点をもつものであるが、縦型に立体的に積み重ねた構
造であり、現在の技術ではエピタキシャル成長ではｎ型
のシリコンを成長することが一般的で、ｎ＋型の埋込層
とｎ型のエピタキシャル層の上にｎｐｎ型のトランジス
タを形成するのであるが、回路の構成上、ｎｐｎ型トラ
ンジスタに加えてＰＮＰ型トランジスタを設けると、高
集積化、消費電力の節減に有効である。本発明は、従来
セルファライン型のｎｐｎ ）ランジスタを作る工程で
、併存的にｐｎｐ型トランジスタを形成する方法を提供
することを目的とする。
利点をもつものであるが、縦型に立体的に積み重ねた構
造であり、現在の技術ではエピタキシャル成長ではｎ型
のシリコンを成長することが一般的で、ｎ＋型の埋込層
とｎ型のエピタキシャル層の上にｎｐｎ型のトランジス
タを形成するのであるが、回路の構成上、ｎｐｎ型トラ
ンジスタに加えてＰＮＰ型トランジスタを設けると、高
集積化、消費電力の節減に有効である。本発明は、従来
セルファライン型のｎｐｎ ）ランジスタを作る工程で
、併存的にｐｎｐ型トランジスタを形成する方法を提供
することを目的とする。
他方、ベースを横方向に狭く （薄く）形成することが
できると、注入電流に対するコレクタ電流の割合（増幅
率、ｈρ）が増えるので、ベースはできるだけ薄く形成
したいが、現在のりソグラフィ技術ではベースの深さを
１μｍに形成することが限界である。そこで、リソグラ
フィ技術によることな（、セルファライン技術でベース
を薄く形成し、トランジスタのｈＦＥの増大を図ること
も本発明の目的である。
できると、注入電流に対するコレクタ電流の割合（増幅
率、ｈρ）が増えるので、ベースはできるだけ薄く形成
したいが、現在のりソグラフィ技術ではベースの深さを
１μｍに形成することが限界である。そこで、リソグラ
フィ技術によることな（、セルファライン技術でベース
を薄く形成し、トランジスタのｈＦＥの増大を図ること
も本発明の目的である。
第１図ｆａ）と（ｂ）は本発明の第１実施例の平面図と
断面図、第２図（ａｌないしくＪｌは第１図のラテラル
・トランジスタを作る工程を示す断面図である。
断面図、第２図（ａｌないしくＪｌは第１図のラテラル
・トランジスタを作る工程を示す断面図である。
本発明においては、従来のセルファライン型構造におい
て、第１図にレジストを塗布した部分（斜線を付した部
分）以外をセルフ７ライン型構造から分離し、ＰＮＰの
ラテラル・トランジスタを作るものである。
て、第１図にレジストを塗布した部分（斜線を付した部
分）以外をセルフ７ライン型構造から分離し、ＰＮＰの
ラテラル・トランジスタを作るものである。
上記の方法では、知られたセルファライン型構造の一部
を切り離してＰＮＰのラテラル・トランジスタを作るも
のであるので、ベース領域が狭く （薄＜）形成されて
いてｈｌ−ｔ−の高いラテラル・トランジスタが提供さ
れる。
を切り離してＰＮＰのラテラル・トランジスタを作るも
のであるので、ベース領域が狭く （薄＜）形成されて
いてｈｌ−ｔ−の高いラテラル・トランジスタが提供さ
れる。
以下、図面を参照して本発明の実施例をｎ ＜ＩｌＢに
説明する。
説明する。
第１図の平面図を参照すると、ベース領域３１を囲むよ
うにしてエミッタ（コレクタ）領域３２が作られている
が、これは第５図に示したセルファライン型構造である
。外部ベース領域はポリシリコンで作られるが、第１図
の２本のＲ−Ｒ’線のそれぞれの外側の部分のポリシリ
コンに等方性エツチングを施して、セルファライン型構
造を線Ｒ−Ｒ′に沿う部分で切り離し、ＰＮＰのラテラ
ル・トランジスタを作る。
うにしてエミッタ（コレクタ）領域３２が作られている
が、これは第５図に示したセルファライン型構造である
。外部ベース領域はポリシリコンで作られるが、第１図
の２本のＲ−Ｒ’線のそれぞれの外側の部分のポリシリ
コンに等方性エツチングを施して、セルファライン型構
造を線Ｒ−Ｒ′に沿う部分で切り離し、ＰＮＰのラテラ
ル・トランジスタを作る。
本発明実施例を作る工程は第２図（ａ）ないしく」）に
示されるが、これらの図の左の部分は第１図Ａ−Ａ°線
に沿う断面図、右の部分は同図Ｂ−Ｂ″線に沿う断面図
、右の部分は同図Ｂ−Ｂ“線に沿う断面図である。
示されるが、これらの図の左の部分は第１図Ａ−Ａ°線
に沿う断面図、右の部分は同図Ｂ−Ｂ″線に沿う断面図
、右の部分は同図Ｂ−Ｂ“線に沿う断面図である。
第２図ｔａ）参照：
Ｓｉ基板１１上に順に約５００人の膜厚のＳｉＯ２膿１
２とその上に約１０００人の膜厚のシリコン窒化膜１３
（以下単にＳｉＮ膜という）とを形成し、次いで電極引
出し部となる燐またはポロンをドープしたポリシリコン
膜１４を約 ５ｏｏｏ人の膜厚に成長し、その上に約３
０００人の膜厚の５ｉ０２膜１５をｃｖｏ 逓で成長す
る。第１図のＢ−Ｂ’線に沿う断面（図の右部分）はＡ
−Ａ ’線に沿う部分（図の左部分）と全く同じに現れ
るのでこの右部分の図は省略する。
２とその上に約１０００人の膜厚のシリコン窒化膜１３
（以下単にＳｉＮ膜という）とを形成し、次いで電極引
出し部となる燐またはポロンをドープしたポリシリコン
膜１４を約 ５ｏｏｏ人の膜厚に成長し、その上に約３
０００人の膜厚の５ｉ０２膜１５をｃｖｏ 逓で成長す
る。第１図のＢ−Ｂ’線に沿う断面（図の右部分）はＡ
−Ａ ’線に沿う部分（図の左部分）と全く同じに現れ
るのでこの右部分の図は省略する。
第２図（ｂｌ参照：
５ｉ０２膜１５にリアクティブ・イオン・エッチング（
ＲＩＥ ）で窓開きをなし、ＲＩＥでこの窓部分のポリ
シリコンをエツチングし、形成された孔の側壁に熱酸化
１１ｔ！１６を約４０００人の膜厚に作る。第２図（ａ
ｌの場合と同様にこの段階で第１図Ｂ−Ｂ“線断面図（
右部分）は左部分と同様に現れるので、右部分は省略す
る。
ＲＩＥ ）で窓開きをなし、ＲＩＥでこの窓部分のポリ
シリコンをエツチングし、形成された孔の側壁に熱酸化
１１ｔ！１６を約４０００人の膜厚に作る。第２図（ａ
ｌの場合と同様にこの段階で第１図Ｂ−Ｂ“線断面図（
右部分）は左部分と同様に現れるので、右部分は省略す
る。
第２図（Ｃ）参照：
この工程で、第１図に斜線を施した部分にレジスト１７
を塗布し、５ｉＮｌｉ１３をウェットエツチングでオー
バーエツチングし、第３図（Ｃ）の左部分に示される如
く１μｍ程度ＳｉＮをサイドエツチングする。このエツ
チングは時間がかかるので、逆に制御性がよく、１μｍ
がほぼ正確にエツチングされうる。続いて５ｉＯｚ 膜
１２をジャスト・エツチング（ｊｕｓｔｅｔｃｈｉｎｇ
）で除去すると、図に見て横方向にエツチングされた
ＳｉＮのあったところのＳｉＯ＋もエツチングされる。
を塗布し、５ｉＮｌｉ１３をウェットエツチングでオー
バーエツチングし、第３図（Ｃ）の左部分に示される如
く１μｍ程度ＳｉＮをサイドエツチングする。このエツ
チングは時間がかかるので、逆に制御性がよく、１μｍ
がほぼ正確にエツチングされうる。続いて５ｉＯｚ 膜
１２をジャスト・エツチング（ｊｕｓｔｅｔｃｈｉｎｇ
）で除去すると、図に見て横方向にエツチングされた
ＳｉＮのあったところのＳｉＯ＋もエツチングされる。
レジスト１７でおおわれた部分で ５ｉＮ１ｆｆ１３と
５ｉ０２Ｕｆｆ１２はエツチングされない（図の右部
分）。
５ｉ０２Ｕｆｆ１２はエツチングされない（図の右部
分）。
第２図＜ｄ）参照ニ
レジスト１７を除去し、ポリシリコン膜１８を減圧ＣＶ
Ｄ法で約２００ＯＡの厚さに成長する。減圧ＣＶＯ法で
はポリシリコン原子が真空中に残る残留の原子に散乱さ
れることなく進むのでまわり込みが大きく、サイドエツ
チング後の基板上の部分にも直進し成長する。
Ｄ法で約２００ＯＡの厚さに成長する。減圧ＣＶＯ法で
はポリシリコン原子が真空中に残る残留の原子に散乱さ
れることなく進むのでまわり込みが大きく、サイドエツ
チング後の基板上の部分にも直進し成長する。
第２図ｔｅｌ参照：
ウェットエツチングでポリシリコン膜１８を約２０００
人エツチングすると、側壁上に成長したポリシリコンだ
けが除去される。
人エツチングすると、側壁上に成長したポリシリコンだ
けが除去される。
第２図（ｆ）参照：
ＣＶＤ法でＳｉＯ２膜１９全１９する。
第２図（ｇｌ参照：
引続きポリシリコン２０を成長する。
第２図（ｈｌ参照：
ＲＩＥでポリシリコン膜２０と ５ｉ０２ 膜１９をエ
ツチングすると、縦方向に基板表面に達する孔が形成さ
れる。
ツチングすると、縦方向に基板表面に達する孔が形成さ
れる。
第２図＋１）参照：
Ｎ型不純物をドープしたポリシリコン２１を前記した孔
が埋め込まれるまで成長し、続いてアニールをなすと、
ポリシリコン１４はＰ型に、ポリシリコン２１はＮ型に
ドープしであるから、Ｐ型ベース領域３１とＮ型エミッ
タ（コレクタ）領域３２が形成される。しかし、図の右
部分でポリシリコン１４の下にはＳｉＮ膜１３とＳｉＯ
２膜１２が存在するのでＮ型領域は作られるがＰ型頭域
は作られない。
が埋め込まれるまで成長し、続いてアニールをなすと、
ポリシリコン１４はＰ型に、ポリシリコン２１はＮ型に
ドープしであるから、Ｐ型ベース領域３１とＮ型エミッ
タ（コレクタ）領域３２が形成される。しかし、図の右
部分でポリシリコン１４の下にはＳｉＮ膜１３とＳｉＯ
２膜１２が存在するのでＮ型領域は作られるがＰ型頭域
は作られない。
第２図Ｕ）参照：
最後にアルミニウム（Ａｆ）２２を蒸着し、電極２３を
作る。
作る。
次に、第３図と第４図を参照して本発明第２実施例を詳
細に説明する。
細に説明する。
第３図の平面図を参照すると、従来の構造において、線
Ｒ−Ｒ’で囲まれる部分以外を切り離してＰＮＰのラテ
ラル・トランジスタを作るもので、図において、３１は
ベース、３２はエミッタ（コレクタ）である。
Ｒ−Ｒ’で囲まれる部分以外を切り離してＰＮＰのラテ
ラル・トランジスタを作るもので、図において、３１は
ベース、３２はエミッタ（コレクタ）である。
第４図（ａｌないしくｇｌは第３図のデバイスを作る工
程の断面図で、第４図の左部分は第３図のＡ−Ａ”線に
沿う断面図、右部分は第３図のＢ−Ｂ′線に沿う断面図
、右部分は第３図のＢ−Ｂ ’線に沿う断面図である。
程の断面図で、第４図の左部分は第３図のＡ−Ａ”線に
沿う断面図、右部分は第３図のＢ−Ｂ′線に沿う断面図
、右部分は第３図のＢ−Ｂ ’線に沿う断面図である。
第４図ｆａ）参照：
半導体基板（Ｓｉ基板）１１上に熱酸化膜（５ｉ０２膜
）１２を約５００人の膜厚に形成し、その上に燐または
ボロンをドープしたポリシリコン膜１４を約５０００人
の膜厚に成長し、その上に約３０００人の膜厚のＳｉＯ
；＋膜１５を化学気相成長法（ＣＶＤ ）法で成長する
。第３図のＢ−Ｂ ’線に沿う断面図も同じに現れるの
で、図の右部分は省略する。
）１２を約５００人の膜厚に形成し、その上に燐または
ボロンをドープしたポリシリコン膜１４を約５０００人
の膜厚に成長し、その上に約３０００人の膜厚のＳｉＯ
；＋膜１５を化学気相成長法（ＣＶＤ ）法で成長する
。第３図のＢ−Ｂ ’線に沿う断面図も同じに現れるの
で、図の右部分は省略する。
第４図ｆｂ）参照：
異方性エツチングで５ｉ０２膜１５とポリシリコン膜１
４を窓開けし、図示の如く垂直な側壁をもった基板表面
に達する孔を形成する。第３図Ｂ−Ｂ“線に沿う断面図
についても前記と同様である。
４を窓開けし、図示の如く垂直な側壁をもった基板表面
に達する孔を形成する。第３図Ｂ−Ｂ“線に沿う断面図
についても前記と同様である。
第４図（Ｃ）参照：
ポリシリコン膜１８を２０００人〜３０００人の膜厚に
堆積する。第３図Ｂ−Ｂ ’線に沿う断面図についても
前記と同様である。
堆積する。第３図Ｂ−Ｂ ’線に沿う断面図についても
前記と同様である。
第４図ｆｄ）参照：
ポリシリコン膜１８をＲＩＢで２０００人程度オーバー
エツチングして基板１１に穴をあけ、次いで第３図の２
本のＲ−Ｒ’線で囲まれる領域にレジスト１７を塗布し
、ウェットエツチングでＳｉ基板を２０００人〜３００
０人エツチングすると、レジストを塗布しなかったとこ
ろではポリシリコン膜１８は除去され、結果的にＳｉ基
板１１に深い穴が形成される。
エツチングして基板１１に穴をあけ、次いで第３図の２
本のＲ−Ｒ’線で囲まれる領域にレジスト１７を塗布し
、ウェットエツチングでＳｉ基板を２０００人〜３００
０人エツチングすると、レジストを塗布しなかったとこ
ろではポリシリコン膜１８は除去され、結果的にＳｉ基
板１１に深い穴が形成される。
第４図（ｅ）参照ニ
レジスト１７を除去し、ＣＶＤ法で５ｉ０２１］Ｑ１９
を成長する。
を成長する。
第４図（ｆ）参照：
ＲＩＥで５ｉ０２膜１９をＳｉ基板１１が露出するまで
除去し、縦方向の孔を作る。ここで、アニールしてエミ
ッタ （コレクタ）３２を作る。
除去し、縦方向の孔を作る。ここで、アニールしてエミ
ッタ （コレクタ）３２を作る。
第４図（ｇ）参照：
次いで、Ｎ型にドープしたポリシリコン２１を成長し、
アニールによってベース３１を形成する。
アニールによってベース３１を形成する。
以下、第２図を参照して説明した場合と同様である。
第１図ないし第４図において、導電型はカッコで示す如
くに逆にすることもできる。
くに逆にすることもできる。
第５図は本発明第２実施例の完成断面図である。
Ｐ型、Ｎ型がカッコで示す如く逆に形成される場合、コ
レクタとエミッタはカッコで示す如く逆になる。
レクタとエミッタはカッコで示す如く逆になる。
第６図は第５図のデバイスの平面図で、斜線を付した部
分はＳｉＯ２を示す。
分はＳｉＯ２を示す。
以上述べてきたように本発明によれば、１、セルファラ
イン型構造を利用するのでラテラル・トランジスタのベ
ース領域を極めて薄くすることができ、 ２、基本的には、ＮＰＮ ｌ−ランジスタを作るプロセ
ス＋α（ＳｉＮのサイドエツチング時のレジストパター
ニング、ポリシリコンエツチング）でＰＮＰトランジス
タの作成が可能となり、 ３、ラテラル・トランジスタのベース領域が薄＜ ｈｐ
Ｈをかなり高くとれる可能性があり、全トランジスタを
ラテラル・トランジスタで作ればプレーナ型のトランジ
スタに比べ、ベース−エミッタ間、ベース−コレクタ間
の寄生容量を激減させることができ、超高速性が得られ
る。
イン型構造を利用するのでラテラル・トランジスタのベ
ース領域を極めて薄くすることができ、 ２、基本的には、ＮＰＮ ｌ−ランジスタを作るプロセ
ス＋α（ＳｉＮのサイドエツチング時のレジストパター
ニング、ポリシリコンエツチング）でＰＮＰトランジス
タの作成が可能となり、 ３、ラテラル・トランジスタのベース領域が薄＜ ｈｐ
Ｈをかなり高くとれる可能性があり、全トランジスタを
ラテラル・トランジスタで作ればプレーナ型のトランジ
スタに比べ、ベース−エミッタ間、ベース−コレクタ間
の寄生容量を激減させることができ、超高速性が得られ
る。
４、全回路をラテラル・トランジスタで構成することが
できるので、埋込層、エピタキシャル層、深いコレクタ
の形成が不要になり、 ５、レジストパターンによるポリシリコンエツチングは
、セルファライン型であるのでマスク合せの積度の問題
がなくなる 等の効果がある。
できるので、埋込層、エピタキシャル層、深いコレクタ
の形成が不要になり、 ５、レジストパターンによるポリシリコンエツチングは
、セルファライン型であるのでマスク合せの積度の問題
がなくなる 等の効果がある。
第１図は本発明第１実施例の平面図、
第２図（ａ）ないしＵ）は本発明第１実施例の断面図、
第３図は本発明第２実施例の平面図、 第４図（ａｌないしくｇｌは本発明第２実施例の断面図
、第５図は本発明第２実施例の完成断面図、第６図は第
５図の実施例の平面図、 第７図はセルファライン型構造の図で、そのｆａ）と（
ｂｌは同構造の断面図と平面図である。 第１図ないし第６図において、 １１はＳｉ基板、 １２は ５ｉ０２膜、 １３はＳｉＮ膜、 １４はポリシリコン膜、 １５は ＳｉＯ２膜、 １６は ５ｉ０２膜、 １７はレジスト、 １８はポリシリコン膜、 １９は ５ｉ０２膜、 ２０はポリシリコン膜、 ２１はポリシリコン膜、 ２２は Ａ／膜、 ２３は電極、 ３１はヘース、 ３２はエミッタ（コレクタ）である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 ′″’ ｇｔ 囚 西
第３図は本発明第２実施例の平面図、 第４図（ａｌないしくｇｌは本発明第２実施例の断面図
、第５図は本発明第２実施例の完成断面図、第６図は第
５図の実施例の平面図、 第７図はセルファライン型構造の図で、そのｆａ）と（
ｂｌは同構造の断面図と平面図である。 第１図ないし第６図において、 １１はＳｉ基板、 １２は ５ｉ０２膜、 １３はＳｉＮ膜、 １４はポリシリコン膜、 １５は ＳｉＯ２膜、 １６は ５ｉ０２膜、 １７はレジスト、 １８はポリシリコン膜、 １９は ５ｉ０２膜、 ２０はポリシリコン膜、 ２１はポリシリコン膜、 ２２は Ａ／膜、 ２３は電極、 ３１はヘース、 ３２はエミッタ（コレクタ）である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 ′″’ ｇｔ 囚 西
Claims (3)
- （１）半導体基板（１１）に横方向よりも長手方向に長
く形成したベース領域（３１）のまわりに、ベース領域
と反対導電型の不純物をドープした電極引出し部（１４
）を用いる拡散によってエミッタ（コレクタ）領域（３
２）を形成し、 前記電極引出し部の相互導通を切断し、基板（１１）に
横に並んで形成されたＰＮＰ（ＮＰＮ）型領域をもった
バイポーラトランジスタを作ることを特徴とする半導体
装置の製造方法。 - （２）半導体基板（１１）に酸化膜（１２）、シリコン
窒化膜（１３）、一導電型にドープされたポリシリコン
膜（１４）、酸化膜（１５）を順に成長し、酸化膜（１
５）とポリシリコン膜（１４）にシリコン窒化膜に達す
る窓開きをなし、この工程で前記エミッタ領域（３２）
の細長い両端部分はレジストでマスクし、レジストを除
去し、前記窓の側壁に酸化膜（１６）を形成し、シリコ
ン窒化膜（１３）を前記窓を通してサイドエッチングし
、続いてシリコン窒化膜（１３）が除去された部分の酸
化膜（１２）を除去し、ポリシリコン膜（１８）を成長
してシリコン窒化膜（１３）の除去された部分をポリシ
リコンで埋め、前記窓の側壁上のポリシリコンを除去し
、酸化膜（１９）とその上にポリシリコンを成長し、リ
アクティブ・イオン・エッチングで基板（１１）に達す
る孔をあけ、この孔を反対導電型にドープされたポリシ
リコン（２１）で埋めて電極（２３）を形成することを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - （３）半導体基板に酸化膜（１２）、一導電型にドープ
されたポリシリコン（１４）、酸化膜（１５）を順に成
長し、異方性エッチングで基板に入り込む窓開けをなし
、この工程でエミッタ領域（３２）の細長い両端部分以
外の部分をレジストでマスクし、レジストでマスクされ
ない部分の窓で基板（１１）をエッチングし、レジスト
を除去し酸化膜（１９）を成長して前記窓を部分的に埋
め、リアクティブ・イオン・エッチングで基板（１１）
に達する孔をあけ、この孔を反対導電型にドープされた
ポリシリコン（２１）で埋めて電極（２３）を形成する
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201350A JPS6358870A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61201350A JPS6358870A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358870A true JPS6358870A (ja) | 1988-03-14 |
Family
ID=16439577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61201350A Pending JPS6358870A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358870A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709896A1 (en) * | 1994-10-26 | 1996-05-01 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | High-frequency lateral PNP transistor |
-
1986
- 1986-08-29 JP JP61201350A patent/JPS6358870A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN=1984 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709896A1 (en) * | 1994-10-26 | 1996-05-01 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | High-frequency lateral PNP transistor |
| US5796157A (en) * | 1994-10-26 | 1998-08-18 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | High-frequency lateral PNP transistor |
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