JPS6370577A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6370577A JPS6370577A JP21632086A JP21632086A JPS6370577A JP S6370577 A JPS6370577 A JP S6370577A JP 21632086 A JP21632086 A JP 21632086A JP 21632086 A JP21632086 A JP 21632086A JP S6370577 A JPS6370577 A JP S6370577A
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- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ガリウム−砒素（ＧａＡｓ）の化合物半導体基板を用い
たＭｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＦＥＴ
（以下ＭＥＳＦＥＴと称する）の製造方法であって、Ｇ
ａＡｓ基板に高濃度の不純物原子の添加層を形成後、こ
の上にソースおよびドレイン電極を形成し、この高濃度
の不純物層に他の不純物原子を添加して、低濃度の不純
′物添加層のチャネル層とする。そしてソースとドレイ
ン電極間に流れる電流をモニタしながら最適な闇値電圧
を得るように、チャネル層の？溶度変化をさせるために
必要な不純物原子の添加量を決定する。
たＭｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＦＥＴ
（以下ＭＥＳＦＥＴと称する）の製造方法であって、Ｇ
ａＡｓ基板に高濃度の不純物原子の添加層を形成後、こ
の上にソースおよびドレイン電極を形成し、この高濃度
の不純物層に他の不純物原子を添加して、低濃度の不純
′物添加層のチャネル層とする。そしてソースとドレイ
ン電極間に流れる電流をモニタしながら最適な闇値電圧
を得るように、チャネル層の？溶度変化をさせるために
必要な不純物原子の添加量を決定する。
本発明はＧａＡｓのような化合物半導体結晶を用いた半
導体装置の製造方法に係り、特にソースおよびドレイン
電極間に流れる電流をモニタしながら、最適な闇値電圧
を得るようにチャネル層の不純物濃度を決定するＭＥＳ
ＦＥＴの製造方法に関する。
導体装置の製造方法に係り、特にソースおよびドレイン
電極間に流れる電流をモニタしながら、最適な闇値電圧
を得るようにチャネル層の不純物濃度を決定するＭＥＳ
ＦＥＴの製造方法に関する。
ＧａＡｓのような化合物半導体基板上にＮ型、またはＰ
型の高濃度の不純物層を形成後、該基板上に金の合金よ
り成る金属でソースおよびドレイン電極を形成する。
型の高濃度の不純物層を形成後、該基板上に金の合金よ
り成る金属でソースおよびドレイン電極を形成する。
そしてゲート電極形成箇所の直下のチャネル領域となる
高濃度不純物層の領域の抵抗値を高め、その上にゲート
電極を形成した構造のＭＥＳＦＥＴは、高速で大電力の
トランジスタとして知られている。
高濃度不純物層の領域の抵抗値を高め、その上にゲート
電極を形成した構造のＭＥＳＦＥＴは、高速で大電力の
トランジスタとして知られている。
従来のこのようなＭＥＳＦＥＴを形成するための製造方
法について説明する。
法について説明する。
まず第７図に示すように、半絶縁性のＧａＡｓの基板１
にイオン注入法、分子線エピタキシャル成長法、或いは
Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法を用いて高濃度のＮ″
Ｎ２を形成する。
にイオン注入法、分子線エピタキシャル成長法、或いは
Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法を用いて高濃度のＮ″
Ｎ２を形成する。
次いで該基板１上に所定のパターンに開口されたホトレ
ジスト膜３を形成する。
ジスト膜３を形成する。
次いで第８図に示すように、前記開口形成されているホ
トレジスト膜３をマスクとして用いて弗化水素酸、過酸
化水素、水の混合液よりなるエツチング液を用いて、ゲ
ート電極形成領域４ＯＮ゛層を選択的にエツチングして
除去する。
トレジスト膜３をマスクとして用いて弗化水素酸、過酸
化水素、水の混合液よりなるエツチング液を用いて、ゲ
ート電極形成領域４ＯＮ゛層を選択的にエツチングして
除去する。
次いで第９図に示すようにＮ＋層層上上金−ゲルマニウ
ムより成るソース電極４とドレイン電極５を蒸着法、ホ
トリソグラフィ法で形成して所定のパターンに形成後、
合金化してソース電極４とドレイン電極５を形成する。
ムより成るソース電極４とドレイン電極５を蒸着法、ホ
トリソグラフィ法で形成して所定のパターンに形成後、
合金化してソース電極４とドレイン電極５を形成する。
次いで第１０図に示すように、この基板上に表面保護膜
となるＳｉｎ、膜７を形成後、その上にホトレジスト膜
８を形成する。
となるＳｉｎ、膜７を形成後、その上にホトレジスト膜
８を形成する。
次いで第１１図に示すように、ゲート電極形成領域３上
、並びにソース電極５上およびドレイン電極６上に形成
されている前記ホトレジスト膜８およびその下の５ｉＯ
ｚ膜７を除去して開口部を形成後、該基板上に金合金よ
りなる金属膜９を蒸着法により形成する。
、並びにソース電極５上およびドレイン電極６上に形成
されている前記ホトレジスト膜８およびその下の５ｉＯ
ｚ膜７を除去して開口部を形成後、該基板上に金合金よ
りなる金属膜９を蒸着法により形成する。
次いで第１２図に示すように、ソース電極４およびドレ
イン電極５上の不要な金属膜９をホトレジスト膜８を除
去すると共に同時に除去して所定パターンのゲート電極
１０とソース引出し電極１１とドレイン引出し電極１２
を形成していた。
イン電極５上の不要な金属膜９をホトレジスト膜８を除
去すると共に同時に除去して所定パターンのゲート電極
１０とソース引出し電極１１とドレイン引出し電極１２
を形成していた。
このようにゲート電極１０の直下のチャネル領域となる
Ｎ°層の厚さをエツチングにより選択的に薄く形成して
、その部分の抵抗値を制御して闇値電圧を制御して）Ｉ
ＥＳＦＥＴを形成する方法をリセス法と称している。
Ｎ°層の厚さをエツチングにより選択的に薄く形成して
、その部分の抵抗値を制御して闇値電圧を制御して）Ｉ
ＥＳＦＥＴを形成する方法をリセス法と称している。
然し、このような従来の方法では、ゲート電極直下のエ
ツチングされてＮ゛層の厚さが薄くなったチャネル領域
の表面に表面空乏層が形成され、このため形成される半
導体装置のソース抵抗Ｒｓが裔くなり、また闇値電圧が
所定の値に制御されない問題が生じる。
ツチングされてＮ゛層の厚さが薄くなったチャネル領域
の表面に表面空乏層が形成され、このため形成される半
導体装置のソース抵抗Ｒｓが裔くなり、また闇値電圧が
所定の値に制御されない問題が生じる。
本発明は上記した問題点を除去し、ソースおよびドレイ
ン間に流れる電流値をモニタしながら、ゲート電極直下
のチャネル領域にこのＮ″層の濃度が低下するような不
純物原子を導入し、最適な闇値電圧を得るようにする。
ン間に流れる電流値をモニタしながら、ゲート電極直下
のチャネル領域にこのＮ″層の濃度が低下するような不
純物原子を導入し、最適な闇値電圧を得るようにする。
本発明の半導体装置の製造方法は、化合物半導体基板上
に高濃度の不純物添加層を形成後、所定パターンのソー
スおよびドレイン電極を形成する工程、 該基板上に絶縁膜およびレジスト膜を形成後、ゲート電
極形成予定領域の前記絶縁膜およびレジスト膜に開口部
を形成する工程、 該開口部を介して不純物原子を該基板に導入して前記高
濃度の不純物添加層を低濃度の不純物添加層に変換した
後、前記ソース電極およびビレ１′ン電極上のレジスト
膜を開口形成する工程、前記レジスト膜をマスクとして
絶縁膜を開口後、該基板上に金属膜を形成する工程、 前記レジスト膜を除去すると共にその上の金属膜を除去
する工程を含む。
に高濃度の不純物添加層を形成後、所定パターンのソー
スおよびドレイン電極を形成する工程、 該基板上に絶縁膜およびレジスト膜を形成後、ゲート電
極形成予定領域の前記絶縁膜およびレジスト膜に開口部
を形成する工程、 該開口部を介して不純物原子を該基板に導入して前記高
濃度の不純物添加層を低濃度の不純物添加層に変換した
後、前記ソース電極およびビレ１′ン電極上のレジスト
膜を開口形成する工程、前記レジスト膜をマスクとして
絶縁膜を開口後、該基板上に金属膜を形成する工程、 前記レジスト膜を除去すると共にその上の金属膜を除去
する工程を含む。
本発明の半導体装置の製造方法は、半絶縁性のＧａＡｓ
の基板上にＮ′層を形成後、該Ｎ゛層上所定のパターン
のソースおよびドレイン電極を形成後、この上にゲート
電極形成領域上が開口されたホトレジスト膜を形成し、
ソースおよびドレイン間に流れる電流をモニタしながら
ドレイン電極直下のチャネル層形成領域のＮ゛層に、該
Ｎ″層の濃度が薄くなるような不純物原子を導入するこ
とで最適な闇値電圧が得られるようにする。
の基板上にＮ′層を形成後、該Ｎ゛層上所定のパターン
のソースおよびドレイン電極を形成後、この上にゲート
電極形成領域上が開口されたホトレジスト膜を形成し、
ソースおよびドレイン間に流れる電流をモニタしながら
ドレイン電極直下のチャネル層形成領域のＮ゛層に、該
Ｎ″層の濃度が薄くなるような不純物原子を導入するこ
とで最適な闇値電圧が得られるようにする。
以下、図面を用いて本発明の一実施例に付き詳細に説明
する。
する。
第１図に示すように半絶縁性のＧａＡｓの基板２１上に
イオン注入法、分子線エピタキシャル法、或いはＭＯＣ
ＶＤ法を用いてＳｉ原子を導入して厚さが２０００〜３
０００人でＳｉ原子の不純物濃度がＩ Ｘｌ０１８〜３
×１０”／ ｃｍ’のＮ°層２２を形成スル。
イオン注入法、分子線エピタキシャル法、或いはＭＯＣ
ＶＤ法を用いてＳｉ原子を導入して厚さが２０００〜３
０００人でＳｉ原子の不純物濃度がＩ Ｘｌ０１８〜３
×１０”／ ｃｍ’のＮ°層２２を形成スル。
次いで第２図に示すように、このＮ４層２２上に金−ゲ
ルマニウム合金／金層よりなる二層構造の金属膜を蒸着
により形成後、この金属膜を所定のパターンに形成後、
下部のＮ゛層２２に対して合金化してソース電極２３お
よびドレイン電極２４を形成する。
ルマニウム合金／金層よりなる二層構造の金属膜を蒸着
により形成後、この金属膜を所定のパターンに形成後、
下部のＮ゛層２２に対して合金化してソース電極２３お
よびドレイン電極２４を形成する。
次いで第３図に示すように、表面保護膜として該基板上
にＳｉｎ、膜１５を３０００人の厚さにスパッタ法等を
用いて形成する。
にＳｉｎ、膜１５を３０００人の厚さにスパッタ法等を
用いて形成する。
次いで第４図に示すように、該５ｉｏｚ膜２５上にホト
レジスト膜２６を形成後、このホトレジスト膜２６を所
定のパターンに開口し、更に開口したホトレジスト膜２
６をマスクとして用いてその下の５ｉＯｚ膜１５に開口
部２７を形成する。
レジスト膜２６を形成後、このホトレジスト膜２６を所
定のパターンに開口し、更に開口したホトレジスト膜２
６をマスクとして用いてその下の５ｉＯｚ膜１５に開口
部２７を形成する。
次いでこの開口部２７を介してＮ゛層２２に酸素原子（
０□）を１２０ＫｅＶのイオン注入エネルギーで、ドー
ズ量をＩ ＸＩＯ”／ ｃｍ’のドーズ量でイオン注入
してゲート電極形成領域直下のＮ゛層２２の濃度を選択
的に低下させ、これによってチャネル領域を形成する。
０□）を１２０ＫｅＶのイオン注入エネルギーで、ドー
ズ量をＩ ＸＩＯ”／ ｃｍ’のドーズ量でイオン注入
してゲート電極形成領域直下のＮ゛層２２の濃度を選択
的に低下させ、これによってチャネル領域を形成する。
次いでこのイオン注入を行った後、基板をイオン注入装
置より取り出し、更にソース電極２３とドレイン電極２
４上のＳｉｎｇ膜２５とホトレジスト膜２６とを開口し
てソースドレイン間に流れる電流を測定し、この値が満
足できない時には再度イオン注入工程を繰り返す。
置より取り出し、更にソース電極２３とドレイン電極２
４上のＳｉｎｇ膜２５とホトレジスト膜２６とを開口し
てソースドレイン間に流れる電流を測定し、この値が満
足できない時には再度イオン注入工程を繰り返す。
次いで第５図に示すように、ソースおよびドレイン間の
電流が所定の値に到達したら、前記ソース電極２３とド
レイン電極２４上に開口部２８．２９を形成した状態で
、チタン／白金／金の三層構造の金属膜３０を該基板上
に形成する。
電流が所定の値に到達したら、前記ソース電極２３とド
レイン電極２４上に開口部２８．２９を形成した状態で
、チタン／白金／金の三層構造の金属膜３０を該基板上
に形成する。
次いで第６図に示すように、このホトレジスト膜２６を
除去すると共に、その上の金属膜３０を除去してゲート
電極３１、ソース引出し電極３２、ドレイン引出し電極
２２を形成することで半導体装置を形成する。
除去すると共に、その上の金属膜３０を除去してゲート
電極３１、ソース引出し電極３２、ドレイン引出し電極
２２を形成することで半導体装置を形成する。
このようにすればゲート電極３１の直下のチャネル領域
の不純物原子の濃度が、所定の闇値電圧を得るように制
御された半導体装置が得られる。
の不純物原子の濃度が、所定の闇値電圧を得るように制
御された半導体装置が得られる。
また前記した高濃度層を低濃度層に変換するのに本実施
例では、酸素原子をイオン注入して形成したが、その池
水素原子（Ｈ゛）や、ボロン原子（Ｂ゛）をイオン注入
して形成しても良い。
例では、酸素原子をイオン注入して形成したが、その池
水素原子（Ｈ゛）や、ボロン原子（Ｂ゛）をイオン注入
して形成しても良い。
また本実施例では高濃度層をＳｉ原子を導入したＮ＋層
で形成したが、その他ＧａＡｓ基板にベリリウム（Ｂｅ
）原子をイオン注入してＰ°層を形成しても良い。
で形成したが、その他ＧａＡｓ基板にベリリウム（Ｂｅ
）原子をイオン注入してＰ°層を形成しても良い。
以上述べたように、本発明の半導体装置の製造方法によ
れば、闇値電圧が所定の値に制；■された高信頼度の半
導体装置が得られる効果がある。
れば、闇値電圧が所定の値に制；■された高信頼度の半
導体装置が得られる効果がある。
第１図より第６図迄は本発明の半導体装置の製造方法の
一実施例を工程順に示す断面図、第７図より第１２図迄
は従来の半導体装置の製造方法を工程順に示す断面図で
ある。 図に於いて、 ２１はＧａＡｓ基板、２２はＮ゛層、２３はソース電極
、２４はドレイン電極、２５はＳｉＯ□膜、２６はホト
レジスト膜、２７ 、２８ 、２９は開口部、３０は金
属膜、３１はゲート電極、３２はソース引出し電極、３
３はドレイン引出し電極を示す。 Ｎυ１形へ’ｒ子丁図 第１図 ソーススよひ・・にレイ＞慣ζ不乞汗う八−１社７第２
図 Ｓ’ｔＯｚ榎形戊ｒ、ｉ至口 第３図 Ｍ４Ｊ厘萎４才〉寸スエ孝ｆの 第 ４ 図 γ−り橿ヅ勿■険１’ｌｌ、ｊ邑棲デ杉Ａ゛ｒｊｒ刀第
５図 γ゛−ト堂肴ン形八へネｆ必 第６図 匹Ｎ＋／を丁ｙ千ン７′・工オデコ 第８図 イ疋藁ハソーズち、ｉｕ”Ｆ′吟質羊ド形戎゛丁すｆ（
ｆＪＪ第９図
一実施例を工程順に示す断面図、第７図より第１２図迄
は従来の半導体装置の製造方法を工程順に示す断面図で
ある。 図に於いて、 ２１はＧａＡｓ基板、２２はＮ゛層、２３はソース電極
、２４はドレイン電極、２５はＳｉＯ□膜、２６はホト
レジスト膜、２７ 、２８ 、２９は開口部、３０は金
属膜、３１はゲート電極、３２はソース引出し電極、３
３はドレイン引出し電極を示す。 Ｎυ１形へ’ｒ子丁図 第１図 ソーススよひ・・にレイ＞慣ζ不乞汗う八−１社７第２
図 Ｓ’ｔＯｚ榎形戊ｒ、ｉ至口 第３図 Ｍ４Ｊ厘萎４才〉寸スエ孝ｆの 第 ４ 図 γ−り橿ヅ勿■険１’ｌｌ、ｊ邑棲デ杉Ａ゛ｒｊｒ刀第
５図 γ゛−ト堂肴ン形八へネｆ必 第６図 匹Ｎ＋／を丁ｙ千ン７′・工オデコ 第８図 イ疋藁ハソーズち、ｉｕ”Ｆ′吟質羊ド形戎゛丁すｆ（
ｆＪＪ第９図
Claims (1)
- 【特許請求の範囲】 化合物半導体基板（２１）上に高濃度の不純物添加層
（２２）を形成後、所定パターンのソース電極（２３）
およびドレイン電極（２４）を形成する工程、該基板（
２１）上に絶縁膜（２５）およびホトレジスト膜（２６
）膜を形成後、ゲート電極形成予定領域の前記絶縁膜（
２５）およびレジスト膜（２６）に開口部（２７）を形
成する工程、 該開口部（２７）を介して不純物原子を該基板に導入し
て前記高濃度の不純物添加層（２２）を低濃度の不純物
添加層に変換した後、前記ソース電極（２３）およびド
レイン電極（２４）上のホトレジスト膜（２６）を開口
形成する工程、 前記ホトレジスト膜（２６）をマスクとして絶縁膜（２
５）を開口後、該基板（２１）上に金属膜（３０）を形
成する工程、 前記ホトレジスト膜（２６）を除去すると共にその上の
金属膜（３０）を除去する工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21632086A JPS6370577A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21632086A JPS6370577A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370577A true JPS6370577A (ja) | 1988-03-30 |
Family
ID=16686680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21632086A Pending JPS6370577A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370577A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992983A (ja) * | 1973-01-10 | 1974-09-04 | ||
| JPS5895871A (ja) * | 1981-11-30 | 1983-06-07 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS6074684A (ja) * | 1983-09-30 | 1985-04-26 | Sony Corp | 電界効果トランジスタの製法 |
-
1986
- 1986-09-12 JP JP21632086A patent/JPS6370577A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992983A (ja) * | 1973-01-10 | 1974-09-04 | ||
| JPS5895871A (ja) * | 1981-11-30 | 1983-06-07 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS6074684A (ja) * | 1983-09-30 | 1985-04-26 | Sony Corp | 電界効果トランジスタの製法 |
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