JPS645337B2 - - Google Patents
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- Publication number
- JPS645337B2 JPS645337B2 JP57148915A JP14891582A JPS645337B2 JP S645337 B2 JPS645337 B2 JP S645337B2 JP 57148915 A JP57148915 A JP 57148915A JP 14891582 A JP14891582 A JP 14891582A JP S645337 B2 JPS645337 B2 JP S645337B2
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- JP
- Japan
- Prior art keywords
- instruction
- circuit
- failure
- memory
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はメモリ障害処理方式、特に主記憶装置
の障害を検出し、所定の障害処理を実行するマイ
クロプログラム制御中央処理装置におけるメモリ
障害処理方式に関す。
の障害を検出し、所定の障害処理を実行するマイ
クロプログラム制御中央処理装置におけるメモリ
障害処理方式に関す。
(b) 従来技術と問題点
第１図はこの主中央処理装置における従来ある
メモリ障害処理方式の一例を示す図である。第１
図において、中央処理装置から主記憶装置に対し
てアドレスａおよび読出信号ｒを伝達することに
より、主記憶装置からパリテイ検査符号ｐを付加
された命令ｄ（32ビツト構成）が読出され、パリ
テイ検査回路６に伝達されると共に、命令ｄは命
令レジスタ１に蓄積される。パリテイ検査回路６
が誤りを検出しない場合には、命令レジスタ１に
蓄積された命令ｄの機能部ｆ（８ビツト構成）は
マイクロアドレス変換回路２に伝達され、制御メ
モリ４に格納されるマイクロプログラムの先頭を
示すマイクロアドレスに変換された後、導通状態
に在るゲート９を介してマイクロシーケンサ３に
伝達される。以後マイクロシーケンサ３は制御メ
モリ４にマイクロアドレスを順次伝達し、前記マ
イクロプログラムを構成するマイクロ命令を順次
読出してマイクロ命令レジスタ５に蓄積し、図示
されぬ演算回路に所定の制御を実行させる。若し
パリテイ検査回路６が受信した命令ｄに誤りを検
出した場合には、主記憶装置制御回路７により導
通状態に設定されているゲート１１を介して割込
処理回路８に誤り信号を伝達する。該誤り信号を
受信した割込処理回路８は、ゲート９を阻止状
態・ゲート１０を導通状態とすると共に、マイク
ロシーケンサ３にマイクロアドレス変換回路２か
らのマイクロアドレス受信過程から、図示されぬ
固定番地発生回路からの固定アドレスva受信過
程に変更設定させる。その結果マイクロアドレス
変換回路２の出力するマイクロアドレスはマイク
ロシーケンサ３に伝達されず、前記固定番地発生
回路から出力される、障害処理用マイクロプログ
ラムの先頭を示す固定アドレスvaが、ゲート１
０を介してマイクロシーケンサ３に伝達される。
以後マイクロシーケンサ３は固定アドレスva以
降に格納されている前記障害処理用マイクロプロ
グラムを構成するマイクロ命令を順次読出してマ
イクロ命令レジスタ５に蓄積し、前記演算回路に
所定の障害処理を実行させる。
メモリ障害処理方式の一例を示す図である。第１
図において、中央処理装置から主記憶装置に対し
てアドレスａおよび読出信号ｒを伝達することに
より、主記憶装置からパリテイ検査符号ｐを付加
された命令ｄ（32ビツト構成）が読出され、パリ
テイ検査回路６に伝達されると共に、命令ｄは命
令レジスタ１に蓄積される。パリテイ検査回路６
が誤りを検出しない場合には、命令レジスタ１に
蓄積された命令ｄの機能部ｆ（８ビツト構成）は
マイクロアドレス変換回路２に伝達され、制御メ
モリ４に格納されるマイクロプログラムの先頭を
示すマイクロアドレスに変換された後、導通状態
に在るゲート９を介してマイクロシーケンサ３に
伝達される。以後マイクロシーケンサ３は制御メ
モリ４にマイクロアドレスを順次伝達し、前記マ
イクロプログラムを構成するマイクロ命令を順次
読出してマイクロ命令レジスタ５に蓄積し、図示
されぬ演算回路に所定の制御を実行させる。若し
パリテイ検査回路６が受信した命令ｄに誤りを検
出した場合には、主記憶装置制御回路７により導
通状態に設定されているゲート１１を介して割込
処理回路８に誤り信号を伝達する。該誤り信号を
受信した割込処理回路８は、ゲート９を阻止状
態・ゲート１０を導通状態とすると共に、マイク
ロシーケンサ３にマイクロアドレス変換回路２か
らのマイクロアドレス受信過程から、図示されぬ
固定番地発生回路からの固定アドレスva受信過
程に変更設定させる。その結果マイクロアドレス
変換回路２の出力するマイクロアドレスはマイク
ロシーケンサ３に伝達されず、前記固定番地発生
回路から出力される、障害処理用マイクロプログ
ラムの先頭を示す固定アドレスvaが、ゲート１
０を介してマイクロシーケンサ３に伝達される。
以後マイクロシーケンサ３は固定アドレスva以
降に格納されている前記障害処理用マイクロプロ
グラムを構成するマイクロ命令を順次読出してマ
イクロ命令レジスタ５に蓄積し、前記演算回路に
所定の障害処理を実行させる。
以上の説明から明らかな如く、従来あるメモリ
障害処理方式においては、パリテイ検査回路６が
誤りを検出した時割込処理回路８に誤り信号を伝
達し、該誤り信号を受信した割込処理回路８がマ
イクロシーケンサ３、ゲート９および１０を制御
して、命令レジスタ１に設定される命令ｄに基づ
くマイクロプログラムの読出し並びに実行を中止
させ、固定アドレスvaから開始する障害処理用
マイクロプログラムの読出し並びに実行に変更さ
せる為、割込処理回路８の構成並びに制御過程が
複雑となる欠点が有つた。
障害処理方式においては、パリテイ検査回路６が
誤りを検出した時割込処理回路８に誤り信号を伝
達し、該誤り信号を受信した割込処理回路８がマ
イクロシーケンサ３、ゲート９および１０を制御
して、命令レジスタ１に設定される命令ｄに基づ
くマイクロプログラムの読出し並びに実行を中止
させ、固定アドレスvaから開始する障害処理用
マイクロプログラムの読出し並びに実行に変更さ
せる為、割込処理回路８の構成並びに制御過程が
複雑となる欠点が有つた。
(c) 発明の目的
本発明の目的は、前述の如き従来あるメモリ障
害処理方式の欠点を除去し、主記憶装置の障害処
理を起動する為の、中央処理装置の構成並びにマ
イクロプログラムの制御過程を簡易化することに
在る。
害処理方式の欠点を除去し、主記憶装置の障害処
理を起動する為の、中央処理装置の構成並びにマ
イクロプログラムの制御過程を簡易化することに
在る。
(d) 発明の構成
この目的は、主記憶装置の障害を検出し、所定
の障害処理を実行するマイクロプログラム制御の
中央処理装置において、前記障害検出時に命令レ
ジスタに予め定められた固定値を、割込処理回路
を用いることなく、一般命令を実行する場合と同
じ制御過程で設定する手段を設けることにより、
前記障害処理を起動することにより達成される。
の障害処理を実行するマイクロプログラム制御の
中央処理装置において、前記障害検出時に命令レ
ジスタに予め定められた固定値を、割込処理回路
を用いることなく、一般命令を実行する場合と同
じ制御過程で設定する手段を設けることにより、
前記障害処理を起動することにより達成される。
(e) 発明の実施例
以下、本発明の一実施例を図面により説明す
る。第２図は本発明の一実施例によるメモリ障害
処理方式を示す図であり、第３図は第２図におけ
る固定値発生回路の一例を示す図である。なお、
全図を通じて同一符号は同一対象物を示す。第２
図においては、命令レジスタ１には主記憶装置か
ら読出された命令ｄがゲート１３および１４を介
して蓄積される以外に、固定値発生回路１５から
供給される固定値が命令ｄの機能部ｆとして供給
される。固定値発生回路１５は第３図に示される
如く、機能部ｆの各ビツトを伝達するゲート１３
−１乃至１３−８の出力に常時論理値１に相当す
る電圧Vccを供給する。従つてゲート１３−１乃
至１３−８が阻止状態となり、高出力インピーダ
ンスとなつた場合には、命令レジスタ１には８ビ
ツトが総て論理値１の機能部ｆ（FF）が固定値発
生回路１５から供給される。該機能部ｆ＝FFは、
主記憶装置から読出される命令ｄの機能部ｆには
使用されぬ符号である。第２図において、前述同
様に中央処理装置から主記憶装置に対してアドレ
スａおよび読出信号ｒを伝達することにより、主
記憶装置からパリテイ検査符号ｐを付加された命
令ｄが読出され、パリテイ検査回路６に伝達され
ると共に、命令ｄは命令レジスタ１に蓄積され
る。若しパリテイ検査回路６が受信した命令ｄに
誤りを検出した場合には、主記憶装置制御回路７
により導通状態に設定されているゲート１１並び
にゲート１６を介してゲート１３に誤り信号を伝
達し、ゲート１３を阻止状態とする。その結果命
令レジスタ１には主記憶装置から読出される命令
ｄの機能部ｆの代りに、固定値発生回路１５から
固定値FFが伝達され、蓄積される。該機能部ｆ
＝FFは、一般命令ｄの機能部ｆと同様にマイク
ロアドレス変換回路２に伝達され、制御メモリ４
に格納されている障害処理用マイクロプログラム
の先頭を示す固定アドレスvaに変換された後、
マイクロシーケンサ３に伝達される。以後マイク
ロシーケンサ３は固定アドレスva以降に格納さ
れている前記障害処理用マイクロプログラムを構
成するマイクロ命令を順次読出してマイクロ命令
レジスタ５に蓄積し、前記演算回路に所定の障害
処理を実行させる。
る。第２図は本発明の一実施例によるメモリ障害
処理方式を示す図であり、第３図は第２図におけ
る固定値発生回路の一例を示す図である。なお、
全図を通じて同一符号は同一対象物を示す。第２
図においては、命令レジスタ１には主記憶装置か
ら読出された命令ｄがゲート１３および１４を介
して蓄積される以外に、固定値発生回路１５から
供給される固定値が命令ｄの機能部ｆとして供給
される。固定値発生回路１５は第３図に示される
如く、機能部ｆの各ビツトを伝達するゲート１３
−１乃至１３−８の出力に常時論理値１に相当す
る電圧Vccを供給する。従つてゲート１３−１乃
至１３−８が阻止状態となり、高出力インピーダ
ンスとなつた場合には、命令レジスタ１には８ビ
ツトが総て論理値１の機能部ｆ（FF）が固定値発
生回路１５から供給される。該機能部ｆ＝FFは、
主記憶装置から読出される命令ｄの機能部ｆには
使用されぬ符号である。第２図において、前述同
様に中央処理装置から主記憶装置に対してアドレ
スａおよび読出信号ｒを伝達することにより、主
記憶装置からパリテイ検査符号ｐを付加された命
令ｄが読出され、パリテイ検査回路６に伝達され
ると共に、命令ｄは命令レジスタ１に蓄積され
る。若しパリテイ検査回路６が受信した命令ｄに
誤りを検出した場合には、主記憶装置制御回路７
により導通状態に設定されているゲート１１並び
にゲート１６を介してゲート１３に誤り信号を伝
達し、ゲート１３を阻止状態とする。その結果命
令レジスタ１には主記憶装置から読出される命令
ｄの機能部ｆの代りに、固定値発生回路１５から
固定値FFが伝達され、蓄積される。該機能部ｆ
＝FFは、一般命令ｄの機能部ｆと同様にマイク
ロアドレス変換回路２に伝達され、制御メモリ４
に格納されている障害処理用マイクロプログラム
の先頭を示す固定アドレスvaに変換された後、
マイクロシーケンサ３に伝達される。以後マイク
ロシーケンサ３は固定アドレスva以降に格納さ
れている前記障害処理用マイクロプログラムを構
成するマイクロ命令を順次読出してマイクロ命令
レジスタ５に蓄積し、前記演算回路に所定の障害
処理を実行させる。
以上の説明から明らかな如く、本実施例によれ
ば、パリテイ検査回路６が主記憶装置から読出さ
れた命令ｄに誤りを検出した場合に、ゲート１３
を介して命令レジスタ１に伝達される命令ｄの機
能部ｆの代りに、固定値FFが固定値発生回路１
５から伝達され、一般命令ｄと同様の制御過程で
障害処理用マイクロプログラムの先頭を示す固定
アドレスvaに変換され、所定の障害処理が起動
される。
ば、パリテイ検査回路６が主記憶装置から読出さ
れた命令ｄに誤りを検出した場合に、ゲート１３
を介して命令レジスタ１に伝達される命令ｄの機
能部ｆの代りに、固定値FFが固定値発生回路１
５から伝達され、一般命令ｄと同様の制御過程で
障害処理用マイクロプログラムの先頭を示す固定
アドレスvaに変換され、所定の障害処理が起動
される。
上記一連の障害処理は複雑な割込処理回路８に
組み込まれていない簡単な回路１１，１３，１
５，１６で実現される。又、従来ドライバ機能の
みを有していた回路１３は、第２図、第３図から
明らかな如く、主記憶装置の障害時に固定値FF
を選択する機能をも兼ねている。
組み込まれていない簡単な回路１１，１３，１
５，１６で実現される。又、従来ドライバ機能の
みを有していた回路１３は、第２図、第３図から
明らかな如く、主記憶装置の障害時に固定値FF
を選択する機能をも兼ねている。
なお、第２図および第３図はあく迄本発明の一
実施例に過ぎず、例えば命令ｄおよび機能部ｆを
構成するビツト数は例示されるものに限定される
ことは無く、他の幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変らない。また主記
憶装置の誤りは、パリテイ検査回路６により検出
されるものに限定されることは無く、主記憶装置
の未実装領域にアクセスした場合等の如く、他に
幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変らない。第３図においては、未実装
領域にアクセスした場合にはゲート１２から伝達
される誤り信号により、第３図のゲートＧが導通
状態となり、固定値発生回路１５から第１ビツト
乃至第７ビツトに電圧Vccが、第８ビツトに論理
値０に相当する電圧０（地気）が供給され、その
結果固定値FEが命令レジスタ１に蓄積される。
また中央処理装置の構成は図示されるものに限定
されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。
実施例に過ぎず、例えば命令ｄおよび機能部ｆを
構成するビツト数は例示されるものに限定される
ことは無く、他の幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変らない。また主記
憶装置の誤りは、パリテイ検査回路６により検出
されるものに限定されることは無く、主記憶装置
の未実装領域にアクセスした場合等の如く、他に
幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変らない。第３図においては、未実装
領域にアクセスした場合にはゲート１２から伝達
される誤り信号により、第３図のゲートＧが導通
状態となり、固定値発生回路１５から第１ビツト
乃至第７ビツトに電圧Vccが、第８ビツトに論理
値０に相当する電圧０（地気）が供給され、その
結果固定値FEが命令レジスタ１に蓄積される。
また中央処理装置の構成は図示されるものに限定
されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。
(f) 発明の効果
以上、本発明によれば、前記中央処理装置にお
いて、主記憶装置の誤りを検出した場合にも、一
般命令実行する場合と同様の制御過程で所定の障
害処理を起動する為、当該中央処理装置の制御過
程が簡易化され、該制御過程の切替手段も不要と
なる。
いて、主記憶装置の誤りを検出した場合にも、一
般命令実行する場合と同様の制御過程で所定の障
害処理を起動する為、当該中央処理装置の制御過
程が簡易化され、該制御過程の切替手段も不要と
なる。
第１図は従来あるメモリ障害処理方式の一例を
示す図、第２図は本発明の一実施例によるメモリ
障害処理方式を示す図、第３図は第２図における
固定値発生回路の一例を示す図である。 図において、１は命令レジスタ、２はマイクロ
アドレス変換回路、３はマイクロシーケンサ、４
は制御メモリ、５はマイクロ命令レジスタ、６は
パリテイ検査回路、７は主記憶装置制御回路、８
は割込処理回路、９，１０，１１，１２，１３，
１４および１６はゲート、１５は固定値発生回
路、ａはアドレス、ｄは命令、ｆは機能部、ｐは
パリテイ検査符号、ｒは読出信号、vaは固定ア
ドレス、を示す。
示す図、第２図は本発明の一実施例によるメモリ
障害処理方式を示す図、第３図は第２図における
固定値発生回路の一例を示す図である。 図において、１は命令レジスタ、２はマイクロ
アドレス変換回路、３はマイクロシーケンサ、４
は制御メモリ、５はマイクロ命令レジスタ、６は
パリテイ検査回路、７は主記憶装置制御回路、８
は割込処理回路、９，１０，１１，１２，１３，
１４および１６はゲート、１５は固定値発生回
路、ａはアドレス、ｄは命令、ｆは機能部、ｐは
パリテイ検査符号、ｒは読出信号、vaは固定ア
ドレス、を示す。
Claims (1)
- １ 主記憶装置の障害を検出し、所定の障害処理
を実行するマイクロプログラム制御の中央処理装
置において、前記障害検出時に命令レジスタに予
め定められた固定値を、割込処理回路を用いるこ
となく、一般命令を実行する場合と同じ制御過程
で設定する手段を設けることにより、前記障害処
理を起動することを特徴とするメモリ障害処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148915A JPS5952498A (ja) | 1982-08-27 | 1982-08-27 | メモリ障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148915A JPS5952498A (ja) | 1982-08-27 | 1982-08-27 | メモリ障害処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952498A JPS5952498A (ja) | 1984-03-27 |
| JPS645337B2 true JPS645337B2 (ja) | 1989-01-30 |
Family
ID=15463499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148915A Granted JPS5952498A (ja) | 1982-08-27 | 1982-08-27 | メモリ障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952498A (ja) |
-
1982
- 1982-08-27 JP JP57148915A patent/JPS5952498A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952498A (ja) | 1984-03-27 |
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