JPS647440B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は超伝導材料素子を使用したメモリ回路
装置に関する。

超伝導材料素子としてジヨセフソン素子が用い
られており、従来よりこのジヨセフソン素子を用
いた種々の型のメモリ回路が提案されている。

第１図は従来の量子干渉型のメモリ回路を示
し、この回路は２個のジヨセフソン素子１と２を
インダクタンス３と４とを介して連結して成る回
路に、ゲート電流Igとさらに磁界を制御するため
の制御電流IC（この場合にはデータ電流Id、バイ
アス電流IB、ｘアドレス電流Iχを流す回路がイ
ンダクタンス５と６，７と８，９と１０とによつ
て電磁結合されていて、磁界とゲート電流とを変
化させることにより、ジヨセフソン素子の磁束量
子数が１又は２の状態をとつて２値（“１”又は
“０”）の記憶状態を記憶読出し出来るように構成
されている。

次に、この従来のメモリ回路に２値信号“１”
と“０”に対応する情報を記憶させる原理を第２
図に示すジヨセフソンメモリ素子のしきい値特性
図を用いて説明する。

第２図において、横軸はメモリ素子の磁界を作
る制御線に流す制御電流IC（＝Iχ＋Ib＋Id）をプ
ロツトし及び縦軸には素子のゲート電流Igをプロ
ツトして夫々示す。曲線Ｑ０で囲まれた領域１１
は磁束量子数が０、曲線Ｑ１で囲まれた領域１２
は磁束量子数が１の超伝導領域を夫々示す。尚、
この場合例えば磁束量子数が０と１の状態を２値
信号の“１”と“０”に夫々対応させる。又素子
には予めバイアス電流IBを制御線に流しこの素
子を両領域１１及び１２の共通領域の第２図１３
で示す点の状態にバイアスしておく。

この状態から“１”の信号を書込むためには、
制御線にマイナス方向の電流Idを流して素子の磁
束量子数が０になる領域１１の点１４に動作点を
移す。“１”の書込み信号が消滅すると動作点は
点１３に戻るけれども磁束量子数は０のままであ
る。

一方“０”の信号を書込むためには、制御線に
プラス方向の電流Idを流して磁束量子数が１にな
る領域の点１５に動作点を移す。この“０”の書
込み信号が消滅すると動作点は点１３に戻るけれ
ども磁束量子数は１に保持されたままである。

次に“１”の信号が記憶されている状態でその
読出しを行なうためには、先ずゲート電流Igを流
し、これに加えて制御線にアドレス選択用のアド
レス電流Iχと読出し信号としてのデータ電流Idを
流して動作点を点１３から点１６を経て点１７に
移す。この時、素子の磁束量子数は０から１に転
移するので素子の端子間には電圧が発生し、この
電圧を外部回路で取出して“１”の信号の読取り
を行なう。他方“０”の信号が記憶されている状
態では磁束量子数は転移せず、１のままであるの
で、素子の端子間には電圧は発生しないため
“０”の信号が読取られる。このようにしてジヨ
セフソン素子のメモリ回路の動作が達成される。

上述した従来のメモリ回路は、信号“１”を読
出すと素子の磁束量子数は０から１の状態に変化
したままであつて元の０の状態に戻らないため、
破壊読出しメモリ回路である。これがため、再書
込みを行なうリセツト回路を備えたこの種のメモ
リ回路も提案されているが、その構成はもとより
その動作も複雑となり、しかも動作速度も遅くな
るという欠点がある。

さらに、この従来のメモリ回路では、これを動
作させるために個別のバイアス電流IBを必要と
しているので、アドレス電流Iχ及びデータ電流Id
用の制御線の外にバイアス電流用の制御線を個別
に必要とし、従つて、メモリ回路の構造が複雑か
つ大型となりまた製造工程も複雑となるという欠
点があつた。

本発明の目的とするところは、超伝導材料素子
の磁束量子数の取り得る各状態にそれぞれ割当て
られた情報を記憶読出しするメモリ回路装置にお
いて、少くとも一対のジヨセフソン素子と、ジヨ
セフソン素子とそれぞれ直列に接続された一対の
インダクタンス素子と、前記ジヨセフソン素子に
接続されたインダクタンス素子とにより閉回路を
形成し、その中間点にゲート信号用導線Ｙに接続
された入力端子と、他方の出力端子とを備え、前
記ジヨセフソン素子のインダクタンス素子とそれ
ぞれ電磁結合する一対のインダクタンス素子をも
つた前記情報の記憶読出しのためのｘアドレス信
号用制御線Ｘと、情報信号用制御線Ｄと、抵抗及
び一対のインダクタンス素子をもつた再書込み用
制御線RWとを設け、前記再書込み用制御線の一
対のインダクタンス素子は前記情報を読出した時
前記素子の磁束量子数の変化に起因して前記素子
の両端子間に発生した電圧を利用して前記磁束量
子数を変化前の元の状態に戻すたの磁界を作るよ
うそれぞれゲート信号用制御線Ｙ及び情報信号用
制御線Ｄの各一対のインダクタンス素子と相互に
電磁結合してジヨセフソン素子の量子数を自動的
に再び元の状態に戻す再書込み用帰還路を構成し
たことを特徴とする超伝導材料素子を用いたメモ
リ回路装置にある。

本発明のさらに他の目的とするところは、少く
とも一対のジヨセフソン素子と、これに接続され
た少くとも一対のインダクタンス素子とを直列接
続して閉回路を形成し、各インダクタンス素子間
にゲート信号用導線Ｙに接続された入力端子と、
他方の出力端子とを備え、前記ジヨセフソン素子
のインダクタンス素子と電磁結合するそれぞれの
インダクタンス素子をもつたｘアドレス信号用制
御線Ｘと情報信号用制御線Ｄとを設けると共に、
前記閉回路の入力端子と出力端子との間に前記ジ
ヨセフソン素子のインダクタンス素子と磁気結合
する少くとも一対のインダクタンス素子と抵抗と
をもつた再書込み用制御線RWを接続して帰還路
を形成したものにおいて、 制御線の作る磁界とゲート電流とを変化させて
情報に対応した超伝導材料素子の磁束量子数の状
態でメモリ回路装置に情報を記憶するに当り、 先ずｘアドレス信号用制御線にｘアドレスの選
択の有無によりバイアス電流を供給したり又は供
給しなかつたりして前記素子の動作点をいずれか
の磁束量子数を取り得る共通領域内の中間に存在
するバイアス点に移すか又はそのままの状態にお
き； 次に、記憶されるべき情報に対応して、データ
信号を情報信号用制御線に供給して前記動作点を
前記情報に対応した磁束量子数の状態の領域に近
い共通領域内の点に移し；及び 次に書込み用ゲート電流をゲート信号用導線に
供給して前記動作点を前記情報に対応した前記磁
束量子数の状態の領域に移す ようになしたことを特徴とするメモリ回路の記憶
駆動方法にある。

以下、第３図ないし第４図を参照して本発明の
実施例につき説明する。

第３図は本発明のメモリ回路の一実施例を示す
回路図であり、１８及び１９はジヨセフソン素子
であつて、それぞれの一端をインダクタンス素子
２０及び２１を介して夫々接続し（入力端子３０
とする）かつ他端を互いに直接接続する（出力端
子３１とする）ことにより、いわゆるシングル・
カンタム・フラツクス・メモリのループ回路を形
成している。入力端子３０にゲート電流Igとして
流すｙアドレス信号電流Iy用のゲート電流用導線
Ｙと、所要に応じて流す読出し信号電流IR用の
導線Ｒとを個別に接続する。図においてＸはｘア
ドレス信号電流Iχ用の制御線、Ｄはデータ信号電
流Id用の制御線であり、これら制御信号Iχ及びId
がそれぞれの制御線Ｘ及びＤを流れてそれぞれの
インダクタンス素子２３，２４及び２５，２６
と、ループ回路のインダクタンス素子２０，２１
とを介して素子１８，１９に誘導結合される。本
発明においては、例えば、このループ回路の入力
端子３０及び出力端子３１間に再書込み用制御線
RWを備える。この再書込み用制御線RWはメモ
リ回路を読出した時に生ずるジヨセフソン素子の
磁束量子数の状態変化に起因して発生した電圧を
検出し、この電圧を利用してこの再書込み用制御
線RWに電流を流し磁界を発生させよつてこのジ
ヨセフソン素子の磁束量子数を読出し前の元の状
態に戻すよう作用するよう構成するものとする。
この再書込み用制御線RWに設けた抵抗を２７で
示し、再書込み用制御線RWの有するインダクタ
ンス素子を２８，２９で示す。尚、制御線導線と
は電流を流し得るいわゆる導体を意味するものと
する。

次に第４図ａ〜ｃを参照して第３図に示した本
発明の実施例の動作につき説明する。第４図ａ〜
ｃはそれぞれ素子のしきい値特性図であり、同図
において横軸に素子の磁界を作る制御線Ｄに流す
制御電流ICをプロツトし、縦軸にジヨセフソン
素子のゲート電流Igをプロツトして夫々示す。又
曲線Q₀で囲まれた領域は磁束量子数が０の状態
となる領域（例えば３２，４０で示す領域）であ
り、曲線Q₁で囲まれた領域は磁束量子数が１の
状態となる領域（例えば３３，４１で示す領域）
である。

第４図ａは信号“１”を書込む動作を説明する
ための線図である。尚、この実施例ではメモリ素
子の磁束量子数が０と１の状態を２値信号の
“０”と“１”に対応させるものとする。今、図
中の動作点（原点）０から信号“１”を書込む場
合、先ずｘアドレス信号電流Iχにより素子の動作
点を３２と３３との共通領域内のほぼ中間に存在
するバイアス点３４に移し、次に書込むべき
“１”の信号に相当するデータ信号電流Idにより
動作点を点３５に移し、さらにｙアドレス信号電
流Iyによつてジヨセフソン素子を磁束量子数１の
領域３３内の点３６に遷移させ、よつてジヨセフ
ソン素子の磁束量子数を１とする。その後、各信
号電流が消滅しても動作点は点０に戻るが磁束量
子数は１の状態に保持されて、“１”の信号が記
憶される。

次に第４図ｂは“０”の信号を書込む動作図を
示す。同図において点３７及び３８は磁束量子数
が０と１の領域であり、ｘアドレスの選択されな
いメモリにはバイアス電流によつて動作点をバイ
アス点３７に位置させているが、ｘアドレスの選
択されたメモリの動作点は点０のままでありさら
に“０”の信号に相当するデータ信号電流Idによ
つて動作点を３８に移し、さらにｙアドレス信号
電流Iyによつて動作点を磁束量子数が０の状態の
点３９に遷移させる。従つて、各信号電流が消滅
した後も磁束量子数は０の状態に保持されて
“０”の信号が記憶される。

次に、“１”の信号の読出しの動作につき第４
図ｃを参照して説明する。この場合にはｘアドレ
スの選択されていないメモリはバイアス電流によ
つて動作点は点４２に位置している。また、ｘア
ドレス信号電流Iχの選択されたメモリの動作点は
点０のままであり、ｙアドレス信号電流Iyによつ
てのみ、又は所要に応じてはこのｙアドレス信号
電流Iyと読出し用ゲート電流IRとの両者（いず
れも読出し用ゲート電流と称する）によつて動作
点を点０から点４３を経て点４４へと移す。この
点４４の存在する領域４０は磁束量子数０の領域
であり、ジヨセフソン素子は、最初、磁束量子数
１の状態に保持されていたのであるから、この量
子数の変化により、ジヨセフソン素子の端子間す
なわちループ回路の入力端子３０及び出力端子３
１間に電圧が発生する。この電圧は第３図の制御
線RWに加わりこれに基づいて電流すなわち再書
込み電流が流れ、これによつてインダクタンス素
子２８及び２９とループ回路のインダクタンス素
子２０及び２１との誘導結合を介してジヨセフソ
ン素子１８及び１９の磁束量子数を０の状態（長
さ４４）より１の状態（点４５）に戻す。

このように、本発明の超伝導材料素子（ジヨセ
フソン素子）を用いたメモリ回路によれば、再書
込み用制御線を備えているので、読出し時に素子
の磁束量子数が遷移した場合に、この遷移に起因
して生ずる電圧を利用してジヨセフソン素子の磁
束量子数を自動的に再び元の状態に遷移させるこ
とが出来、従つて本発明のメモリ回路は非破壊読
出しメモリ回路として機能する。これがため、本
発明のメモリ回路は、従来のメモリ回路に比べて
演算速度の向上がはかれる他に、再書込み用のリ
セツト回路やタイミング調整用の回路等の諸回路
を必要としないので、回路構成及び動作も著しく
簡単化し、動作の安定性や信頼性が大幅に改善さ
れるという利点を有する。

さらに、本発明のメモリ回路によれば、バイア
ス電流用の特別の制御線を備えておらず、ｘアド
レスの選択の有無によりバイアス相当用電流の供
給の有無を対応させているので、本発明のメモリ
回路を装置として構成する場合、その構造が従来
に比べて簡単かつ小型となり、製造工程数も少な
くて済むので製造容易かつ安価となし得るという
利益を奏する。

以上のように、再書込みが自動的にできるジヨ
セフソンメモリシステムが制御線が少なく構造簡
単でしかも低消費電力、超高速動作で達成され
る。

本発明は上述した実施例にのみ限定されるもの
ではなく、多くの変形又は変更を行ない得ること
明らかである。例えば、本発明メモリ回路装置は
ジヨセフソン素子が１個の場合はもとより素子が
三個以上の場合にも適用できること明らかであ
る。さらに本発明は上述した量子干渉型メモリ回
路以外のメモリ回路にも適用出来ること明らかで
ある。

さらに上述した例では、量子数状態を０と１の
２つの状態としたが、本発明は３以上の複数の状
態を利用して２値信号又は３値以上の多値信号を
記憶読取り出来るメモリ回路にも適用できること
明らかである。

【図面の簡単な説明】

第１図は従来のメモリ回路を示す回路図、第２
図は第１図のメモリ回路の動作原理を説明するた
めの線図、第３図は本発明の超伝導材料素子を用
いたメモリ回路装置の一実施例を示す回路図、第
４図ａ〜ｃは第３図のメモリ回路装置の動作原理
を説明するための線図である。 １，２……ジヨセフソン素子、３〜１０……イ
ンダクタンス素子、Ic……制御電流、Iχ……ｘア
ドレス電流、Ib……バイアス電流、Id……データ
電流、Ｘ……ｘアドレス制御線、Ｂ……バイアス
電流制御線、Ｄ……データ電流線、Ｇ……ゲート
電流線、Ig……ゲート電流、１１……磁束量子数
０の領域、１２……磁束量子数１の領域、１３，
１４，１５，１６，１７……各動作点、１８，１
９……超伝導材料素子（又はジヨセフソン素子）、
２０，２１，２３〜２６……インダクタンス素
子、２２，２７……抵抗、３０……入力端子、３
１……出力端子、Ｘ……ｘアドレス信号電流用制
御線、Ｙ……ｙアドレス信号電流（又はゲート電
流）用導線、Ｄ……データ信号電流用制御線、Ｒ
……書込み用導線、RW……再書込み用制御線。

Claims (1)

1. 【特許請求の範囲】 １ 超伝導材料素子の磁束量子数の取り得る各状
   態にそれぞれ割当てられた情報を記憶読出しする
   メモリ回路装置において、少くとも一対のジヨセ
   フソン素子と、ジヨセフソン素子とそれぞれ直列
   に接続された一対のインダクタンス素子と、前記
   ジヨセフソン素子に接続されたインダクタンス素
   子とにより閉回路を形成し、その中間点にゲート
   信号用導線Ｙに接続された入力端子と、他方の出
   力端子とを備え、前記ジヨセフソン素子のインダ
   クタンス素子とそれぞれ電磁結合する一対のイン
   ダクタンス素子をもつた前記情報の記憶読出しの
   ためのｘアドレス信号用制御線Ｘと、情報信号用
   制御線Ｄと、抵抗及び一対のインダクタンス素子
   をもつた再書込み用制御線RWとを設け、前記再
   書込み用制御線の一対のインダクタンス素子は前
   記情報を読出した時前記素子の磁束量子数の変化
   に起因して前記素子の両端子間に発生した電圧を
   利用して前記磁束量子数を変化前の元の状態に戻
   すための磁界を作るようそれぞれゲート信号用制
   御線Ｙ及び情報信号用制御線Ｄの各一対のインダ
   クタンス素子と相互に電磁結合してジヨセフソン
   素子の量子数を自動的に再び元の状態に戻す再書
   込み用帰還路を構成したことを特徴とする超伝導
   材料素子を用いたメモリ回路装置。 ２ 少くとも一対のジヨセフソン素子と、ジヨセ
   フソン素子とそれぞれ直列に接続された一対のイ
   ンダクタンス素子と、前記ジヨセフソン素子に接
   続されたインダクタンス素子とにより閉回路を形
   成し、その中間点にゲート信号用導線Ｙに接続さ
   れた入力端子と、他方の出力端子とを備え、前記
   ジヨセフソン素子のインダクタンス素子とそれぞ
   れ電磁結合する一対のインダクタンス素子をもつ
   た前記情報の記憶読出しのためのｘアドレス信号
   用制御線Ｘと、情報信号用制御線Ｄと、抵抗及び
   一対のインダクタンス素子をもつた再書込み用制
   御線RWとを設け、前記再書込み用制御線の一対
   のインダクタンス素子は前記情報を読出した時前
   記素子の磁束量子数の変化に起因して前記素子の
   両端子間に発生した電圧を利用して前記磁束量子
   数を変化前の元の状態に戻すための磁界を作るよ
   うそれぞれゲート信号用制御線Ｙ及び情報信号用
   制御線Ｄの各一対のインダクタンス素子と相互に
   電磁結合してジヨセフソン素子の量子数を自動的
   に再び元の状態に戻す再書込み用帰還路を構成し
   たものにおいて、 制御線の作る磁界とゲート電流とを変化させて
   情報に対応した超伝導材料素子の磁束量子数の状
   態でメモリ回路装置に情報を記憶するに当り、 先ずｘアドレス信号用制御線にｘアドレスの選
   択の有無によりバイアス電流を供給したり又は供
   給しなかつたりして前記素子の動作点をいずれか
   の磁束量子数を取り得る共通領域内の中間に存在
   するバイアス点に移すか又はそのままの状態にお
   き； 次に、記憶されるべき情報に対応して、データ
   信号を情報信号用制御線に供給して前記動作点を
   前記情報に対応した磁束量子数の状態の領域に近
   い共通領域内の点に移し；及び 次に書込み用ゲート電流をゲート信号用導線に
   供給して前記動作点を前記情報に対応した前記磁
   束量子数の状態の領域に移す ようになしたことを特徴とするメモリ回路の記憶
   駆動方法。