JPH01143271A - ヘテロ接合型電界効果トランジスタ - Google Patents
ヘテロ接合型電界効果トランジスタInfo
- Publication number
- JPH01143271A JPH01143271A JP62300709A JP30070987A JPH01143271A JP H01143271 A JPH01143271 A JP H01143271A JP 62300709 A JP62300709 A JP 62300709A JP 30070987 A JP30070987 A JP 30070987A JP H01143271 A JPH01143271 A JP H01143271A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- composition ratio
- heterojunction
- effect transistor
- less
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
Landscapes
- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はへテロ接合構造を有する電界効果型トランジス
タ、すなわちヘテロ接合ＦＥＴの改良に関するものであ
る。
タ、すなわちヘテロ接合ＦＥＴの改良に関するものであ
る。
従来の技術
ヘテロ接合ＦＥＴは高周波特性に優れ、低雑音のマイク
ロ波用トランジスタや高速ディジタルＩＣの基本素子と
して注目を集めている。現在、最も一般的に用いられて
いるヘテロ接合ＦＥＴは、ＧａＡｓ層上に形成されたＮ
型のＡ Ｉ Ｇ ａ Ａ、 ｓ 層よりなるヘテロ接合
構造を用いたものであるが、近年、上記Ｇ ａ Ａ ｓ
層とＡｅＧａＡｓ層の間に薄イＩｎｘＧａ、 −エＡｓ
層を挿入し、ヘテロ接合ＦＥＴの特性向上を［図る試み
がなされている。このような構造では、Ｎ型Ａ Ｉ Ｇ
ａ Ａ ｓ からＩ ｎｘ Ｇ ａ １ｘ Ａ ｓ層
に電子が供給され、ＩｎｘＧａ１−ｘＡｓ層に電子移動
度の大きい二次元電子ガスが形成されるが、ＩｎｘＧａ
１−エＡｓのエネルギーバンドギャップはＧ ａ Ａ
ｓのそれより小さいためＡ ｅＧ ａ Ａ ｓとＩｎｘ
Ｇａ１−エＡＢ）へテロ界面における伝導帯のバンド不
連続値ΔＥｃをＡ （Ｊ ＧＡ ｓ ／Ｇ ａ Ａ ｓ
ヘテロ接合の場合よりも大きくできる利点があり、この
ため、ＩｎｘＧａ１−ｘＡｓ層にたまる二次元′１五子
ガス纜度をより高くすることが可能となる。また、Ｉｎ
ｘＧａ１−エＡｓ層中の電子の飽和速度は、Ｇ ａ Ａ
ｓ層中の場合よりも犬きくなるためＦＥＴの特性が向
上すること、Ａ ｅＡ ｓ組成比の小さいＡ Ｉ Ｇ
ａ Ａ ｓ を使えるので低温におけるＦＥＴの特性安
定化が図れることなどの利点も重要である。
ロ波用トランジスタや高速ディジタルＩＣの基本素子と
して注目を集めている。現在、最も一般的に用いられて
いるヘテロ接合ＦＥＴは、ＧａＡｓ層上に形成されたＮ
型のＡ Ｉ Ｇ ａ Ａ、 ｓ 層よりなるヘテロ接合
構造を用いたものであるが、近年、上記Ｇ ａ Ａ ｓ
層とＡｅＧａＡｓ層の間に薄イＩｎｘＧａ、 −エＡｓ
層を挿入し、ヘテロ接合ＦＥＴの特性向上を［図る試み
がなされている。このような構造では、Ｎ型Ａ Ｉ Ｇ
ａ Ａ ｓ からＩ ｎｘ Ｇ ａ １ｘ Ａ ｓ層
に電子が供給され、ＩｎｘＧａ１−ｘＡｓ層に電子移動
度の大きい二次元電子ガスが形成されるが、ＩｎｘＧａ
１−エＡｓのエネルギーバンドギャップはＧ ａ Ａ
ｓのそれより小さいためＡ ｅＧ ａ Ａ ｓとＩｎｘ
Ｇａ１−エＡＢ）へテロ界面における伝導帯のバンド不
連続値ΔＥｃをＡ （Ｊ ＧＡ ｓ ／Ｇ ａ Ａ ｓ
ヘテロ接合の場合よりも大きくできる利点があり、この
ため、ＩｎｘＧａ１−ｘＡｓ層にたまる二次元′１五子
ガス纜度をより高くすることが可能となる。また、Ｉｎ
ｘＧａ１−エＡｓ層中の電子の飽和速度は、Ｇ ａ Ａ
ｓ層中の場合よりも犬きくなるためＦＥＴの特性が向
上すること、Ａ ｅＡ ｓ組成比の小さいＡ Ｉ Ｇ
ａ Ａ ｓ を使えるので低温におけるＦＥＴの特性安
定化が図れることなどの利点も重要である。
第３図は、このようなＩｎ工Ｇａ １ｘ Ａ ｓ層を用
いたヘテロ接合ＦＥＴの断面構造図を示す。半絶縁性Ｇ
ａ Ａ ｓ基板１に厚さ０．５μｍ程度のノンドープ
Ｇ ａ Ａ ｓバッファー層２を形成した拶、厚さ１５
０人、ＩｎＡｓ組成比、工、が０．１６程度のＩｎｘＧ
ａ１−ｘＡｓ層４を成長し、さらに、ノンドープＡ Ｉ
Ｇ ａ Ａ ｓ スペーサ層５．Ｎ形Ａ ｅＧ ａ
Ａ ｓ層６．Ｎ形Ｇ ａ Ａ ｓ層７を順次成長したヘ
テロ接合構造を用いて、ヘテロ接合ＦＥＴを形成する。
いたヘテロ接合ＦＥＴの断面構造図を示す。半絶縁性Ｇ
ａ Ａ ｓ基板１に厚さ０．５μｍ程度のノンドープ
Ｇ ａ Ａ ｓバッファー層２を形成した拶、厚さ１５
０人、ＩｎＡｓ組成比、工、が０．１６程度のＩｎｘＧ
ａ１−ｘＡｓ層４を成長し、さらに、ノンドープＡ Ｉ
Ｇ ａ Ａ ｓ スペーサ層５．Ｎ形Ａ ｅＧ ａ
Ａ ｓ層６．Ｎ形Ｇ ａ Ａ ｓ層７を順次成長したヘ
テロ接合構造を用いて、ヘテロ接合ＦＥＴを形成する。
発明が解決しようとする問題点
このようなＩｎｘＧａ１−８Ａｓ層を用いたヘテロ接合
ＦＥＴは特性が良好で従来のＧａＡｓ／ＡｅＧａＡｓヘ
テロ接合を用いたものよりも優れた高周波特性を示すこ
とが知られている。しかしながら、ＭＢＥ法により、第
３図の構造を作製する場合、特性の良好なヘテロ構造を
再現性よく得ることは必ずしも容易ではな（、ＭＢＥ法
による結晶成長時の基板温度を、５１０’Ｃ〜５４０’
Ｃの比較的狭い温度領域に設定しないと、宵り的特性が
劣化するという問題点があり、結晶成長の歩留りは必ず
しも良好ではない。
ＦＥＴは特性が良好で従来のＧａＡｓ／ＡｅＧａＡｓヘ
テロ接合を用いたものよりも優れた高周波特性を示すこ
とが知られている。しかしながら、ＭＢＥ法により、第
３図の構造を作製する場合、特性の良好なヘテロ構造を
再現性よく得ることは必ずしも容易ではな（、ＭＢＥ法
による結晶成長時の基板温度を、５１０’Ｃ〜５４０’
Ｃの比較的狭い温度領域に設定しないと、宵り的特性が
劣化するという問題点があり、結晶成長の歩留りは必ず
しも良好ではない。
これは、ＩｎＡｓ とＧａＡｓの結晶成長に適した温
度領域がそれぞれ異なっており、両者の共通領域が非常
に狭いことが主要な要因であると考えられる。
度領域がそれぞれ異なっており、両者の共通領域が非常
に狭いことが主要な要因であると考えられる。
問題点を解決するだめの手段
本発明は、第３図に示す従来構造が電気的特性の再現性
に関し劣っている点を解決するものであり、ＩｎｘＧａ
１−ｘＡｓをＡ Ｉ Ｇ ａ Ａ ｓ層上に形成すると
いう手段を用いる。すなわち、Ｇ ａ Ａ ｓバッファ
ー層の上に直接ＩｎｘＧａ１−ｘＡｓ 層４を成長せ
ず、−旦、薄層Ａ （ｌ Ｇ ａ Ａ ｓ を成長して
後、ＩｎｘＧａ１．、、ｘＡｓ層を成長するものである
。
に関し劣っている点を解決するものであり、ＩｎｘＧａ
１−ｘＡｓをＡ Ｉ Ｇ ａ Ａ ｓ層上に形成すると
いう手段を用いる。すなわち、Ｇ ａ Ａ ｓバッファ
ー層の上に直接ＩｎｘＧａ１−ｘＡｓ 層４を成長せ
ず、−旦、薄層Ａ （ｌ Ｇ ａ Ａ ｓ を成長して
後、ＩｎｘＧａ１．、、ｘＡｓ層を成長するものである
。
作 用
詳細なメカニズムについての検討はまだ十分になされて
いないが、Ｇ ａ Ａ ｓ層上に直接ＩｎＸＧａ１−ｘ
Ａｓ層を形成した時と、Ａ ｇ Ｇ ａ Ａｓ薄層を介
してＩｎｘＧａ１−エＡｓ層をＭＢＥ成長した時とでは
、ヘテロ接合構造の電気特性の基板温度依存性が大きく
界なることを我々は見出した。５６０’Ｃより高温での
ＭＢＥ成長に関してはＡ Ｉ Ｇ ａ Ａ ｓ薄層を介
在させるかどうかは、電気的特性の基板温度依存性に大
きな影響を与えず、従来例も本発明も大差なかったが、
６２０°Ｃより低温側の基板温度領域において、Ａ ｅ
Ｇ ａ Ａ ｓ を介して成長させると電気的特性が
４５℃〜５４０′Ｃの広い範囲でほぼ一定になるという
結果を得た。
いないが、Ｇ ａ Ａ ｓ層上に直接ＩｎＸＧａ１−ｘ
Ａｓ層を形成した時と、Ａ ｇ Ｇ ａ Ａｓ薄層を介
してＩｎｘＧａ１−エＡｓ層をＭＢＥ成長した時とでは
、ヘテロ接合構造の電気特性の基板温度依存性が大きく
界なることを我々は見出した。５６０’Ｃより高温での
ＭＢＥ成長に関してはＡ Ｉ Ｇ ａ Ａ ｓ薄層を介
在させるかどうかは、電気的特性の基板温度依存性に大
きな影響を与えず、従来例も本発明も大差なかったが、
６２０°Ｃより低温側の基板温度領域において、Ａ ｅ
Ｇ ａ Ａ ｓ を介して成長させると電気的特性が
４５℃〜５４０′Ｃの広い範囲でほぼ一定になるという
結果を得た。
本発明は、かかる実験事実に基いてなされたものであり
、ヘテロ接合構造の結晶成長歩留り向上に大いに貢献す
るものである。
、ヘテロ接合構造の結晶成長歩留り向上に大いに貢献す
るものである。
実施例
第１図は本発明の詳細な説明するためのヘテのノンドー
プＧ ａ Ａ ｓバ、７７７−層、３はＡ ｅＧ ａ
Ａ ｓ層であり、Ａ （Ｊ Ａ ｇ組成比が０．１〜０
．５．膜厚が１００Ａ〜２０００への範囲にわたって変
化させた構造を調べたが、大差ない良好な結果を得てい
る。
プＧ ａ Ａ ｓバ、７７７−層、３はＡ ｅＧ ａ
Ａ ｓ層であり、Ａ （Ｊ Ａ ｇ組成比が０．１〜０
．５．膜厚が１００Ａ〜２０００への範囲にわたって変
化させた構造を調べたが、大差ない良好な結果を得てい
る。
４はＩｎｘＧａ１−エＡＢ層であり、ＩｎＡｓ組成比は
０゜２６以下、膜厚は１００〜２００人が適している。
０゜２６以下、膜厚は１００〜２００人が適している。
ＩｎＡｓ組成比を０．３以上とすると、膜厚が２００人
の場合しばしば高抵抗の不良なヘテロ構造となった。５
はＡ （Ｊ Ａ ｇ組成比が０．２以下のノンドープＡ
Ｉ Ｇ ａ Ａ ｓ スペーサ層であり、通常２０〜
５０人の膜厚にすると導電率の高い良好なヘテロ構造が
得られる。Ａ ｅＡ ｓ組成比を０．２以下とする理由
ハ、つづくＮ型ＡｅＧａＡＢ層６ノＡｅＡｓ組成比が０
．２以上であるとＤＸセンターと呼ばれる深い欠陥レベ
ルが多く発生し低温でのＦＥＴ特性が不安定になるとい
う周知の事実に基いている。７はＮ型Ｇ ａ Ａ ８層
であり、ゲート電極１ｏの形成領域はエツチングにより
薄層化しリセス構造とした。
の場合しばしば高抵抗の不良なヘテロ構造となった。５
はＡ （Ｊ Ａ ｇ組成比が０．２以下のノンドープＡ
Ｉ Ｇ ａ Ａ ｓ スペーサ層であり、通常２０〜
５０人の膜厚にすると導電率の高い良好なヘテロ構造が
得られる。Ａ ｅＡ ｓ組成比を０．２以下とする理由
ハ、つづくＮ型ＡｅＧａＡＢ層６ノＡｅＡｓ組成比が０
．２以上であるとＤＸセンターと呼ばれる深い欠陥レベ
ルが多く発生し低温でのＦＥＴ特性が不安定になるとい
う周知の事実に基いている。７はＮ型Ｇ ａ Ａ ８層
であり、ゲート電極１ｏの形成領域はエツチングにより
薄層化しリセス構造とした。
８はソース電極、９はドレイン電極である。
第２図は、ＭＢＥ法により結晶成長を行なう時の基板温
度と電気的特性との関係を示すものであり、従来構造（
第３図）と本発明の実施例（第１図）の構造との比較を
行なったものである。シート電子濃度（Ｎｓ）と電子移
動度（μ）の両者について、同じ様な基板温度依存性が
見られ、従来例のへテロ構造が基板温度に対してその特
性の依存性が非常に大きいのに対し、本発明のへテロ構
造では、低い基板温度で特性の基板温度依存性が小さく
、４５０℃〜６４００Ｃの広い温度範囲で高いＮｓ、μ
の値が得られることがわかる。
度と電気的特性との関係を示すものであり、従来構造（
第３図）と本発明の実施例（第１図）の構造との比較を
行なったものである。シート電子濃度（Ｎｓ）と電子移
動度（μ）の両者について、同じ様な基板温度依存性が
見られ、従来例のへテロ構造が基板温度に対してその特
性の依存性が非常に大きいのに対し、本発明のへテロ構
造では、低い基板温度で特性の基板温度依存性が小さく
、４５０℃〜６４００Ｃの広い温度範囲で高いＮｓ、μ
の値が得られることがわかる。
発明の効果
以上述べたように、本発明によれば、結晶成長時に基板
温度の許容範囲を広くできるため、結晶成長の歩留りを
著しく高めることができる。
温度の許容範囲を広くできるため、結晶成長の歩留りを
著しく高めることができる。
第１図は本発明の一実施例を説明するためのへテロ接合
ＦＥＴの断面図、第２図は本実施例と従来例のへテロ構
造の電気的特性とＭＢＥ成長時の基板温度との関係を示
す特性図、第３図は従来のへテロ接合ＦＥＴの断面図で
ある。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・ノンドープＧ ａ Ａ ｓバッファー層、３・・
・・・・Ａ ｌｌ Ｇ ａ Ａ ｓ層、４・・・−−−
ＩｎｘＧａ１ 、Ａｓ層、５・・・・・・ノンドープＡ
Ｉ Ｇ ａ Ａ ｓスペーサ層、６・・・・・・Ｎ型
ＡｌＧａＡｇ 層、７・・・・・・Ｎ型Ｇ ａ Ａ ｓ
層、８・・・・・・ソース電極、９・・・・・・ドレイ
ン電極、１０・・・・・・ゲート電極。
ＦＥＴの断面図、第２図は本実施例と従来例のへテロ構
造の電気的特性とＭＢＥ成長時の基板温度との関係を示
す特性図、第３図は従来のへテロ接合ＦＥＴの断面図で
ある。 １・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・
・・・ノンドープＧ ａ Ａ ｓバッファー層、３・・
・・・・Ａ ｌｌ Ｇ ａ Ａ ｓ層、４・・・−−−
ＩｎｘＧａ１ 、Ａｓ層、５・・・・・・ノンドープＡ
Ｉ Ｇ ａ Ａ ｓスペーサ層、６・・・・・・Ｎ型
ＡｌＧａＡｇ 層、７・・・・・・Ｎ型Ｇ ａ Ａ ｓ
層、８・・・・・・ソース電極、９・・・・・・ドレイ
ン電極、１０・・・・・・ゲート電極。
Claims (1)
- 半絶縁性ＧａＡｓ基板上に形成されたＧａＡｓバッフ
ァー層上に、ノンドープＡｌＧａＡｓ層と、ＩｎＡｓ組
成比、ｘ、が０．２５以下の１００Åから２００Åの厚
さのＩｎ＿ｘＧａ＿１＿−＿ｘＡｓ層と、ＡｌＡｓ組成
比が０．２以下のノンドープＡｌＧａＡｓスペーサ層と
、ＡｌＡｓ組成比が０．２以下のＮ型ＡｌＧａＡｓ層を
順次形成して構成したヘテロ接合構造を含むエピタキシ
ャル成長層上に形成されたヘテロ接合型電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300709A JPH01143271A (ja) | 1987-11-27 | 1987-11-27 | ヘテロ接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300709A JPH01143271A (ja) | 1987-11-27 | 1987-11-27 | ヘテロ接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01143271A true JPH01143271A (ja) | 1989-06-05 |
Family
ID=17888146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300709A Pending JPH01143271A (ja) | 1987-11-27 | 1987-11-27 | ヘテロ接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01143271A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198661A (en) * | 1981-06-01 | 1982-12-06 | Fujitsu Ltd | Semiconductor device |
-
1987
- 1987-11-27 JP JP62300709A patent/JPH01143271A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198661A (en) * | 1981-06-01 | 1982-12-06 | Fujitsu Ltd | Semiconductor device |
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