JPH01161720A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01161720A JPH01161720A JP32212187A JP32212187A JPH01161720A JP H01161720 A JPH01161720 A JP H01161720A JP 32212187 A JP32212187 A JP 32212187A JP 32212187 A JP32212187 A JP 32212187A JP H01161720 A JPH01161720 A JP H01161720A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric film
- film
- electrodes
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分針〕
この発明は、半導体装置の製造方法に係り、特にＧ ａ
ＡｓＦ Ｅ Ｔ （Ｆ １ｅｌｄ Ｅ ｆｆｅｅｔ Ｔ
ｒａｎｓｉｓｔｏｒ）素子における各電極保護のための
誘電体膜の形成方法に関するものである。
ＡｓＦ Ｅ Ｔ （Ｆ １ｅｌｄ Ｅ ｆｆｅｅｔ Ｔ
ｒａｎｓｉｓｔｏｒ）素子における各電極保護のための
誘電体膜の形成方法に関するものである。
従来のこの種のＧ＆ＡｌＦＥＴの概要構成を第３図に示
す。
す。
この従来例でのＧａＡｓＦＥＴ素子においては、以下の
ような！！！遣方法による。すなわち、まず、半絶縁性
ＧａＡｓ基板１上に形成された活性層２上の所定の位置
に、ソース電極３およびドレイン電極４を形成すると共
にエツチングによりリセスを形成した上で同様に所定位
置にゲート電極５を形成し、その後、これらの各電極３
，４および５への外部からの湿気、異物の侵入などを阻
止するために、その保′Ｎ膜として、例えばＳ ｉ、Ｎ
４．Ｓ ｉ Ｏ２゜５ｉＯＮ などによる誘電体膜
６を形成し、かつこの誘電体１１％６をバッファド・フ
ッ酸などで選択エツチングして、前記各電極３，４およ
び５の開口部に電解メッキにより金メッキ層８を形成す
る。
ような！！！遣方法による。すなわち、まず、半絶縁性
ＧａＡｓ基板１上に形成された活性層２上の所定の位置
に、ソース電極３およびドレイン電極４を形成すると共
にエツチングによりリセスを形成した上で同様に所定位
置にゲート電極５を形成し、その後、これらの各電極３
，４および５への外部からの湿気、異物の侵入などを阻
止するために、その保′Ｎ膜として、例えばＳ ｉ、Ｎ
４．Ｓ ｉ Ｏ２゜５ｉＯＮ などによる誘電体膜
６を形成し、かつこの誘電体１１％６をバッファド・フ
ッ酸などで選択エツチングして、前記各電極３，４およ
び５の開口部に電解メッキにより金メッキ層８を形成す
る。
しかし、この従来例の場合、Ｇ ａＡ ｓＦ Ｅ Ｔ素
子の表面への誘電体Ｗ４６は、通常プラズマＣＶＤ法を
用い、成膜ガスをグロー放電中で分解させて形成する。
子の表面への誘電体Ｗ４６は、通常プラズマＣＶＤ法を
用い、成膜ガスをグロー放電中で分解させて形成する。
ところで、このようにして形成される誘電体膜６につい
ては、通常の場合、その膜形成時における成膜温度、成
膜ガス比、成膜時間などの成膜パラメータを選択するこ
とによって膜厚、膜質を任意に変化させ得るものである
。例えば、５ｉＮ（シリコン窒化）ｙ！の場合には、成
膜に用いる５ｉＨ４（シラン）とＮＨ，（アンモニア）
のうち５ｉＨａの比率を高（すると、膜質がリッチにな
り、バッファド・フッ酸によるエツチングレートが減少
し、また、成膜温度を上げると緻密で良品な膜形成が可
能である。また、成膜時間を長くすると、厚い膜が形成
できる。すなわち、このように成膜ガスでの５ｉＨａの
比率を高クシ、成膜温度を上げ、かつ成膜時間を長（す
ることで、耐湿性の優れ′ｒ−誘電体膜を形成できるの
である。
ては、通常の場合、その膜形成時における成膜温度、成
膜ガス比、成膜時間などの成膜パラメータを選択するこ
とによって膜厚、膜質を任意に変化させ得るものである
。例えば、５ｉＮ（シリコン窒化）ｙ！の場合には、成
膜に用いる５ｉＨ４（シラン）とＮＨ，（アンモニア）
のうち５ｉＨａの比率を高（すると、膜質がリッチにな
り、バッファド・フッ酸によるエツチングレートが減少
し、また、成膜温度を上げると緻密で良品な膜形成が可
能である。また、成膜時間を長くすると、厚い膜が形成
できる。すなわち、このように成膜ガスでの５ｉＨａの
比率を高クシ、成膜温度を上げ、かつ成膜時間を長（す
ることで、耐湿性の優れ′ｒ−誘電体膜を形成できるの
である。
しかし、前記した従来例における誘電体膜６の形成方法
にあっては、ＳｉＨ４の比率を高（する点でエツチング
レートの遅い膜は製造されるＧａＡｓＦＥＴ素子の高周
波特性が劣化するという不利があり、また、成膜温度を
上げる点で、これが３００℃以上であると製造されるＧ
ａＡｓＦＥＴ素子のゲート電極６が劣化し、耐圧が低下
するという問題点があり、さらに誘電体膜６を厚くする
と誘電体ＩＰｉ！６のストレスが大きくなり、ＧａＡｓ
との密着力が弱くなるという問題点があった。
にあっては、ＳｉＨ４の比率を高（する点でエツチング
レートの遅い膜は製造されるＧａＡｓＦＥＴ素子の高周
波特性が劣化するという不利があり、また、成膜温度を
上げる点で、これが３００℃以上であると製造されるＧ
ａＡｓＦＥＴ素子のゲート電極６が劣化し、耐圧が低下
するという問題点があり、さらに誘電体膜６を厚くする
と誘電体ＩＰｉ！６のストレスが大きくなり、ＧａＡｓ
との密着力が弱くなるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ＧａＡｓＦＥＴ素子の各電極上へ耐湿性の
高い良品の誘電体膜を形成し、ＧａＡｓＦＥ’ｒ素子の
高周波特性、耐圧特性の向上を図った半導体装置の製造
方法を提供することを目的とする。
れたもので、ＧａＡｓＦＥＴ素子の各電極上へ耐湿性の
高い良品の誘電体膜を形成し、ＧａＡｓＦＥ’ｒ素子の
高周波特性、耐圧特性の向上を図った半導体装置の製造
方法を提供することを目的とする。
この発明の半導体装置の製造方法は、ＧａＡｓ基板上に
形成した各電極を含む全面に第１層目の誘電体膜を形成
し、前記各電極上の第１層目の誘電体膜を選択的にエツ
チングして開口部を形成し１これらの開口部に金メッキ
層を形成し、この金メッキ層上に第２層目の誘電体膜を
形成するものである。
形成した各電極を含む全面に第１層目の誘電体膜を形成
し、前記各電極上の第１層目の誘電体膜を選択的にエツ
チングして開口部を形成し１これらの開口部に金メッキ
層を形成し、この金メッキ層上に第２層目の誘電体膜を
形成するものである。
−この発明においては、ＧａＡｓ基板上の各電極上に第
１層目の誘電体膜を形成し、各電極上の開口部に金メッ
キ層を形成した後、第２１ツ目の誘電体膜を形成するよ
うにしたことから、ＧａＡｓとの密着性の高い誘電体膜
が厚く形成できる。
１層目の誘電体膜を形成し、各電極上の開口部に金メッ
キ層を形成した後、第２１ツ目の誘電体膜を形成するよ
うにしたことから、ＧａＡｓとの密着性の高い誘電体膜
が厚く形成できる。
以下、この発明に係る半導体装置の製造方法の一実施例
について第１図、第２図を参照して詳細に説明する。
について第１図、第２図を参照して詳細に説明する。
第１図および第２図はこの発明の一実施例を、例えばＧ
ａＡｓＦＥＴ素子に適用した場合の誘電体膜の形成工程
を順次模式的に示す要部断面図である。
ａＡｓＦＥＴ素子に適用した場合の誘電体膜の形成工程
を順次模式的に示す要部断面図である。
第１図、第２図において、第３図と同一符号は同一また
は相当部分を示す。
は相当部分を示す。
すなわち、この実施例においても１．Ｇ ａＡ ｓＦ
ＥＴ素子は、第３図と同様に半絶縁性ＧａＡｓ基板１の
活性層２上の所定の位置に、ソース電極３およびドレイ
ン電極４を形成した上で、同様に所定位置にゲート電極
５を形成し、その後、素子全面にストレスが小さ（て電
極に影響を与えることがない膜質の誘電体Ｆｉｉ６ （
以下、第１層目の誘電体膜という）を形成する。ここで
は、第１層目の誘電体膜６の厚みは、誘電体膜とＧａＡ
ｓとの密着性を良くするため１ｕＩａ以下にする。次に
、各電極３〜５上の第１層目の誘電体膜６をバッファド
・フッ酸などで選択的にエツチングして各電極３，４お
よび５上に開口部を形成し、これらの開１」部に金メッ
キ層８を形成する。さらに引き続き、素子全面に第１層
目と同様にストレスが小さい第２層目の誘電体膜７を形
成する。ここでは第２層目の誘電体膜７の膜厚は、第１
層目の誘電体膜６との密着性を良くするため、ＩＢ以下
とする。さらに、第１層目と第２層目の誘電体膜６，７
の厚さの和は、ＧａＡｓとの密着性を良くするため、１
．５ｕＩｎ以下とする。
ＥＴ素子は、第３図と同様に半絶縁性ＧａＡｓ基板１の
活性層２上の所定の位置に、ソース電極３およびドレイ
ン電極４を形成した上で、同様に所定位置にゲート電極
５を形成し、その後、素子全面にストレスが小さ（て電
極に影響を与えることがない膜質の誘電体Ｆｉｉ６ （
以下、第１層目の誘電体膜という）を形成する。ここで
は、第１層目の誘電体膜６の厚みは、誘電体膜とＧａＡ
ｓとの密着性を良くするため１ｕＩａ以下にする。次に
、各電極３〜５上の第１層目の誘電体膜６をバッファド
・フッ酸などで選択的にエツチングして各電極３，４お
よび５上に開口部を形成し、これらの開１」部に金メッ
キ層８を形成する。さらに引き続き、素子全面に第１層
目と同様にストレスが小さい第２層目の誘電体膜７を形
成する。ここでは第２層目の誘電体膜７の膜厚は、第１
層目の誘電体膜６との密着性を良くするため、ＩＢ以下
とする。さらに、第１層目と第２層目の誘電体膜６，７
の厚さの和は、ＧａＡｓとの密着性を良くするため、１
．５ｕＩｎ以下とする。
つまり、この実施例による第１層目、第２層目の誘電体
膜６，７の形成方法では、第１層目、第２層目の誘電体
膜６，７の形成を２回に分けて形成することにより、従
来１回で形成したものよりＧａＡｓとの密着性の高い誘
電体膜が厚く形成できるため、エラチングレー）・の遅
い緻密で耐湿性の高い膜および形成温度が高い誘電体膜
を用いる乙とがないため、ＧａＡｓＦＥＴ素子の高周波
特性。
膜６，７の形成方法では、第１層目、第２層目の誘電体
膜６，７の形成を２回に分けて形成することにより、従
来１回で形成したものよりＧａＡｓとの密着性の高い誘
電体膜が厚く形成できるため、エラチングレー）・の遅
い緻密で耐湿性の高い膜および形成温度が高い誘電体膜
を用いる乙とがないため、ＧａＡｓＦＥＴ素子の高周波
特性。
耐圧特性の劣化なしにＧａＡｓＦＥＴ素子の耐湿性を向
上できる。
上できる。
なお、上記実施例においては第１層目、第２層目の誘電
体膜６，７にエツチングレートの速い同じ膜質のものを
用いた場合について述べたが、さらに耐湿性を向上させ
るためにエラチングレー１−の遅い誘電体膜を用いた場
合、また、第１層目と第２層目の膜質を変えたものにつ
いても上記実施例と同様な膜厚で構成されていればよ（
、同様な作用、効果を奏し得るものである。
体膜６，７にエツチングレートの速い同じ膜質のものを
用いた場合について述べたが、さらに耐湿性を向上させ
るためにエラチングレー１−の遅い誘電体膜を用いた場
合、また、第１層目と第２層目の膜質を変えたものにつ
いても上記実施例と同様な膜厚で構成されていればよ（
、同様な作用、効果を奏し得るものである。
以上説明したように、この発明は、各Ｍ極を形成した後
に、全面に所定の膜厚の第１層目の誘電体膜を形成し、
各電極上の第１層目の誘電体！！５！を選択的にエツチ
ングして開口部を形成し、この開口部に金メッキ層を形
成し、金メッキ層を含む全面に所定膜厚の第２層目の誘
電体膜を形成するようにしたので、誘電体膜とＧａｐｓ
との密着性が向上するとともに、全体として膜厚の厚い
誘電体膜が形成でき、したがって、半導体装置の高周波
特性、耐圧特性を劣化させる乙となしに、その耐湿特性
を向上できる。また、金メッキ層形成後にも誘電体膜を
形成するため、同時に金メッキ層上を外部からの異物、
湿気から保護する効果が得られる。
に、全面に所定の膜厚の第１層目の誘電体膜を形成し、
各電極上の第１層目の誘電体！！５！を選択的にエツチ
ングして開口部を形成し、この開口部に金メッキ層を形
成し、金メッキ層を含む全面に所定膜厚の第２層目の誘
電体膜を形成するようにしたので、誘電体膜とＧａｐｓ
との密着性が向上するとともに、全体として膜厚の厚い
誘電体膜が形成でき、したがって、半導体装置の高周波
特性、耐圧特性を劣化させる乙となしに、その耐湿特性
を向上できる。また、金メッキ層形成後にも誘電体膜を
形成するため、同時に金メッキ層上を外部からの異物、
湿気から保護する効果が得られる。
第１図、第２図はこの発明の半導体装置の製造方法の一
実施例を説明するための要部断面図、第３図は従来例を
説明するための要部断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２は活性層、
３はソース電極、４はドレインｉ４極、５はゲート電極
、６は第１層目の誘電体膜、７は第２層目の誘電体膜、
８は金メッキ層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 ７゛第２目の誘電体膜 ８°金メッキ層 第３図
実施例を説明するための要部断面図、第３図は従来例を
説明するための要部断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２は活性層、
３はソース電極、４はドレインｉ４極、５はゲート電極
、６は第１層目の誘電体膜、７は第２層目の誘電体膜、
８は金メッキ層である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 ７゛第２目の誘電体膜 ８°金メッキ層 第３図
Claims (2)
- （１）ＧａＡｓ基板上に所要の電極を備え、これらの電
極を誘電体膜により保護する半導体装置の製造方法にお
いて、前記各電極を形成した後に、全面に所定の膜厚の
第１層目の誘電体膜を形成し、前記各電極上の前記第１
層目の誘電体膜を選択的にエッチングして開口部を形成
し、この開口部に金メッキ層を形成し、前記金メッキ層
を含む全面に所定膜厚の第２層目の誘電体膜を形成する
ことを特徴とする半導体装置の製造方法。 - （２）第１層目と第２層目の誘電体膜の膜厚は、それぞ
れ１μｍ以下に形成し、かつ前記第１層目と第２層目の
誘電体膜の膜厚の和を１．５μｍ以下に形成することを
特徴とする特許請求の範囲第（１）項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32212187A JPH01161720A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32212187A JPH01161720A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161720A true JPH01161720A (ja) | 1989-06-26 |
Family
ID=18140161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32212187A Pending JPH01161720A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161720A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514606A (en) * | 1994-07-05 | 1996-05-07 | Motorola | Method of fabricating high breakdown voltage FETs |
| JP2012142498A (ja) * | 2011-01-05 | 2012-07-26 | Mitsubishi Electric Corp | 配線パターン |
-
1987
- 1987-12-17 JP JP32212187A patent/JPH01161720A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514606A (en) * | 1994-07-05 | 1996-05-07 | Motorola | Method of fabricating high breakdown voltage FETs |
| JP2012142498A (ja) * | 2011-01-05 | 2012-07-26 | Mitsubishi Electric Corp | 配線パターン |
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