JPH01206647A - 半導体装置 - Google Patents

半導体装置

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JPH01206647A
JPH01206647A JP63032029A JP3202988A JPH01206647A JP H01206647 A JPH01206647 A JP H01206647A JP 63032029 A JP63032029 A JP 63032029A JP 3202988 A JP3202988 A JP 3202988A JP H01206647 A JPH01206647 A JP H01206647A
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貴康 桜井
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の「ｌ　ｌ’ｌ’Ｊ　］ （産業上の利用分野） 本発明は同一基板にロジック回路とメモリを混載したコ
１！、導体装置に関する。
（従来の技術） 従来、同−基板にロジック回路と小容量ＲＡＭを混載し
たデバイスがあったが、記憶容量の増大の要、：ｊ’ｌ
から、大容量ＲＡ　Ｍを搭載するようになった。又、ロ
ジック回路もユーザーか自由に回路を形成することかで
きるケートアレイが用いられるようになった。
第４図は従来のデバイスで、基板１にはメモリセル２及
びターｒ　ミング信号発生回路等のメモリ周辺回路３よ
りなる大容量ＲＡＭ４と、ロジ・ンク回路のゲートアレ
イ５が搭載される。このゲートアレイ５と大容量　ＲＡ
　Ｍ　４は金属配線６により接続され１人容ＬＩｉ　Ｒ
Ａ　Ｍ　４からケートアレイ５へのインタフェイスかと
られている。
（発明か解決しようとする課題） 以上のようにゲートアレイと大容量ＲＡＭを同−基板上
に搭載して使用する場合、ノイズ干渉による誤動作か発
生する恐れがある。即ち、ゲートアレイはユーザーかど
の様に回路を構成するかわらないため、その回路からの
少数キャリア、基板電位変動の発生に対して必すしも適
確に対処しているとは言えない。又、ゲートアレイにお
いて。
発生する未使用ケ−１・は、まったく未配線で放置され
るため、ケートかフローティングとなる。この未使用ケ
−１・は８様々なカップリング等で、オン状態になった
り、オフ状態になったりする。そのため、この未使用ゲ
ートからのノイズも充分予想できる。これらのノイズは
スタティック動作の多いゲートアレイ回路ではあまり問
題にならないレベルでも、ダイナミック動作の多いメモ
リ回路においては、大きな問題になる。特に、メモリに
ダイナミックメモリを使用した場合、少数キャリアは、
メモリセルのチャージ抜けを助長し、リフレッシュ動作
時のノイズは誤書込みの原因となる。
また、基板電位の変動は、閾値レベル変動の原因となり
、タイミング信号発生回路でのタイミングずれ、それに
よる誤読み出し、誤書き込みとなる恐れかある。以上の
ように、同一基板にメモリとゲートアレイを搭載する様
な場合、少数キャリア。
基板電位の変動による影響が深刻となる。
本発明は上記の事情に鑑みてなされたもので。
メモリとロジック回路間の少数キャリアおよび基板電位
変動の影響を緩和し得る半導体装置を提供することを目
的をする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は上記目的を達成するために、基板上に混載され
たタイミング信号発生回路を含むメモリ及びロジック回
路と、このロジック回路に前記メモリを接続する配線と
、前記ロジック回路と前記メモリとの間の配線領域下層
部に形成され所定電位か印加される拡散層固定電位体と
を具備することを４７ｒ　？？ｔとするもので、メモリ
とロジック回路の間の配線領域下層部に、拡散層固定電
位帯を設けることにより、少数キャリア及び基板電位変
動による影響を緩和するものである。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示す。即ち、基板］］には
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメ
モリセル及びこのＤＲＡＭメモリセルに対し種々のタイ
ミング信号を供給するタイミング（５号発生回路を含む
メモリ周辺回路よりなる人容ＨＤ　ＲＡ　Ｍ等のメモリ
１２と、ロジック回路例えばゲートアレイ１３が混載さ
れる。このゲートアレイ１３とメモリ１２は金属配線１
４により接続され、メモリ１２からゲートアレイ１３へ
のインタフェイスがとられている。この配線］４はアド
レス信号、Ｉ１０信号等の数十本からなる配線であり、
ゲートアレイ１３でのユーザーの自由な配線等の使い易
さを考え、配線］−４はゲートアレイ１３に対してほぼ
平行に上から下まで設けてあり、かなりの領域を専有す
ることになる。
前記ケートアレイ１３とメモリ１２との間の前記配線１
４領域下層部には複数本の拡散層固定電位・；１：・１
５か形成され、この拡散層固定電位帯１５の一部はタイ
ミンク信号発生回路を含むメモリ１２を囲むように設け
られる。尚、拡散層固定電位帯］５としては６１本又は
複数本のＮ型拡散層固定電位帯及びＰ型拡散層固定電位
州を用いることかでき　このようにすると−層効果的と
なる。又。
拡散層固定電位帯１５でメモリを囲むようにすると、メ
モリ周囲からの回り込みによる少数キャリア及び基板電
位変動の影響を緩和することができる。
ところで、ＣＭＯ８ではＰ型拡散層ウェル、Ｎ型拡散層
ウェルの両方を同−長板上に形成する２重ウェルプロセ
スで製造される場合かある。そこで、第２図に示すよう
に、）ｉ＞板］１にＮ生型拡散層ウェル］６及びＰ生型
拡散層ウェル１７を形成し、このＮ生型拡散層ウェル１
６及びＰ＋型拡散層ウつル］７にそれぞれ対応してＮ＋
＋型拡散層固定電位帯１５及びＰ＋＋型拡、散層固定電
位帯１５を形成する。
尚、第３図に示すように、前記配線１４は基板１］上に
絶縁層１８を介して複数層形成される。
即ち、同一基板１１上にメモリ１２とゲートアレイ１３
を搭載する場合、少数キャリア、基板電位の変動による
影響か深刻となり、誤読み出し。
誤書き込み等の誤動作か発生する恐れがあるか、第２図
に示すように、Ｎ生型拡散層ウェル１６の拡散層固定電
位帯１５には電圧ＶＣＣを印加し。
Ｐ生型拡散層ウェル１７の拡散層固定電位帯１５には電
圧Ｖｓｓを印加すれば、ウェルを途中でカッ１−　した
様な形にてきる。この様にすることにより。
抵抗の低い同一ウェル中では、ウェル電位の変動が容易
に伝４つってしまうが、第２図のように、異なったウェ
ルの拡散層固定電位帯１５を設けることにより、ウェル
電位の変動は遮断され、少数キャリア及び基板電位変動
の影響を緩和することができる。
又、メモリ１２からゲートアレイ１３へのインタフェイ
スである配線１４は広い領域を必要とするか　この配線
領域−上層部の基板］１に拡散層固定電位帯］５を形成
することにより、チップ面積を増大することなく配線す
ることができる。この場合、拡散層固定電位帯１５は本
数を多く設置した方か効果か大きい。
尚、上記実施例ではロジック回路としてゲートアレイを
用いる場合について説明したが、ゲートアレイとしては
全面素子形ケートアレイを用いてもよく、そのほかのセ
ミカスタムを用いてもよい。
又、拡散層固定電位帯は、メモリ及びロジック回路とは
別の配線で電源に接続するようにしてもよく、この場合
には電位の変動か少ないため、少数キャリア及び基板電
位変動の吸収効果か大きくなる。
［発明の効果コ 以上述べたように発明によれば、タイミング信号発生回
路を含むメモリとロジック回路の間の配線領域下層部に
、拡散層固定電位帯を設けることにより、メモリとロジ
ック回路間の少数キャリア＝　　９　　＝ および基板電位変動の影響を緩和することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成説明図。 第２図及び第３図は本発明に係る拡散層固定電位帯の一
例を示す構成説明図、第４図は従来の半導体装置を示す
構成説明図である。 １１・・・基板、１２・・・メモリ、１３・・ゲートア
レイ、１４・・配線、１５　拡散層固定電位帯。 １６・・Ｎ型拡散層ウェル、１７・・・Ｐ型拡散層ウェ
ル、１８・・・絶縁層。 出願人代理人　　弁理士　鈴江武彦 第１図 テ１ｖＣＣ／Ａ１ｖ−葎一 Ｉｙ　　　　　　ｄ −Ｎ

Claims (11)

    【特許請求の範囲】
  1. （１）基板上に混載されたタイミング信号発生回路を含
    むメモリ及びロジック回路と、このロジック回路に前記
    メモリを接続する配線と、前記ロジック回路と前記メモ
    リとの間の配線領域下層部に形成され所定電位が印加さ
    れる拡散層固定電位体とを具備することを特徴とする半
    導体装置。
  2. （２）拡散層固定電位帯として、Ｐ型拡散層固定電位帯
    及びＮ型拡散層固定電位帯を用いることを特徴とする請
    求項１記載の半導体装置。
  3. （３）拡散層固定電位帯として、複数本のＰ型拡散層固
    定電位帯及びＮ型拡散層固定電位帯を用いることを特徴
    とする請求項１記載の半導体装置。
  4. （４）拡散層固定電位帯として、メモリを囲むように形
    成された拡散層固定電位帯を用いることを特徴とする請
    求項１記載の半導体装置。
  5. （５）拡散層固定電位帯として、基板に形成されたＰ型
    拡散層ウェル及びＮ型拡散層ウェルにそれぞれ対応して
    形成されたＰ型拡散層固定電位帯及びＮ型拡散層固定電
    位帯を用いることを特徴とする請求項１記載の半導体装
    置。
  6. （６）拡散層固定電位帯として、メモリ及びロジック回
    路とは別の配線で電源に接続された拡散層固定電位帯を
    用いることを特徴とする請求項１記載の半導体装置。
  7. （７）配線として、メモリとロジック回路との間に、ロ
    ジック回路に対してほぼ平行に形成された配線を用いる
    ことを特徴とする請求項１記載の半導体装置。
  8. （８）メモリとして、ダイナミックランダムアクセスメ
    モリを用いることを特徴とする請求項１記載の半導体装
    置。
  9. （９）ロジック回路として、セミカスタムを用いること
    を特徴とする請求項１記載の半導体装置。
  10. （１０）セミカスタムとして、ゲートアレイを用いるこ
    とを特徴とする請求項９記載の半導体装置。
  11. （１１）ゲートアレイとして、全面素子型ゲートアレイ
    を用いることを特徴とする請求項１０記載の半導体装置
    。
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