JPH01287968A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01287968A JPH01287968A JP63117778A JP11777888A JPH01287968A JP H01287968 A JPH01287968 A JP H01287968A JP 63117778 A JP63117778 A JP 63117778A JP 11777888 A JP11777888 A JP 11777888A JP H01287968 A JPH01287968 A JP H01287968A
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- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にソース・
ドレイン電極とゲート電極との距離を常に一定にしてこ
れらを形成することが可能な方法に関するものである。
ドレイン電極とゲート電極との距離を常に一定にしてこ
れらを形成することが可能な方法に関するものである。
第２図は従来の半導体装置の製造方法を示す図であり、
図において、１ａは半導体基板、１ｂは半導体基板１ａ
にイオン注入法等を施すことにより活性化された動作層
、４はソース・ドレイン電極形成時マスクとなるフォト
レジストＢ、５は上起動作領域ｌｂ上に形成されたソー
ス・ドレイン電極、６はゲート電極形成時マスクとなる
フォトレジストＣ，７はゲート電極である。
図において、１ａは半導体基板、１ｂは半導体基板１ａ
にイオン注入法等を施すことにより活性化された動作層
、４はソース・ドレイン電極形成時マスクとなるフォト
レジストＢ、５は上起動作領域ｌｂ上に形成されたソー
ス・ドレイン電極、６はゲート電極形成時マスクとなる
フォトレジストＣ，７はゲート電極である。
またこのゲート電極としては、アルミ電極、チタン−金
の積層電極、あるいはチタン−モリブデン−金の積層電
極等があり、また上記ソース・ドレイン電極材料として
は、ニッケル単体、あるいは金−ゲルマニウム合金等が
用いられており、このようにソース・ドレイン電極とゲ
ート電極とはその構成材料が異なるため、これらを１つ
のマスクにより同時にパターンニングすることはできず
、これらの形成は以下に示すように別々のレジストマス
クを用いて工程を分けて行っていた。
の積層電極、あるいはチタン−モリブデン−金の積層電
極等があり、また上記ソース・ドレイン電極材料として
は、ニッケル単体、あるいは金−ゲルマニウム合金等が
用いられており、このようにソース・ドレイン電極とゲ
ート電極とはその構成材料が異なるため、これらを１つ
のマスクにより同時にパターンニングすることはできず
、これらの形成は以下に示すように別々のレジストマス
クを用いて工程を分けて行っていた。
次に製造方法について説明する。
まず、第２図（ａ）に示すようなイオン注入法等により
動作層１ｂが形成された半導体基板ｌａ上に、ソース・
ドレイン電極形成領域が開口したレジスト・パターンＢ
４を形成する（第２図（ｂ））。次にソース・ドレイン
金属を蒸着、リフトオフして第２図（Ｑ）のようにソー
ス・ドレインｔｉ５を形成する。
動作層１ｂが形成された半導体基板ｌａ上に、ソース・
ドレイン電極形成領域が開口したレジスト・パターンＢ
４を形成する（第２図（ｂ））。次にソース・ドレイン
金属を蒸着、リフトオフして第２図（Ｑ）のようにソー
ス・ドレインｔｉ５を形成する。
次にゲート電極を形成するためのレジストパターンＣ６
を形成し、第２図（ｄ）のようにマスク合せにより所望
の位置に開口を形成する。この状態で該開口部にリセス
等を施した後ゲート金属を全面蒸着し、リフトオフして
ゲート電極７を形成する。
を形成し、第２図（ｄ）のようにマスク合せにより所望
の位置に開口を形成する。この状態で該開口部にリセス
等を施した後ゲート金属を全面蒸着し、リフトオフして
ゲート電極７を形成する。
従来の半導体装置の製造方法は前述のようにゲート電極
形成時マスク合せによりレジストをパターニングするの
で、マスク合せ誤差によりソース・ドレイン電極とゲー
ト電極との距離が基板内や基板間でかなり異なりＦＥＴ
特性がばらつく等の問題点があった。
形成時マスク合せによりレジストをパターニングするの
で、マスク合せ誤差によりソース・ドレイン電極とゲー
ト電極との距離が基板内や基板間でかなり異なりＦＥＴ
特性がばらつく等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ソース・ドレイン電極とゲート電極とをこれ
らの間の距離を常に一定にして形成することができる半
導体装置の製造方法を得ることを目的とする。
たもので、ソース・ドレイン電極とゲート電極とをこれ
らの間の距離を常に一定にして形成することができる半
導体装置の製造方法を得ることを目的とする。
Ｃ課題を解決するための手段〕
この発明に係る半導体装置の製造方法は、半導体基板の
ソース・ドレイン電極、及びゲート電極の形成ｊＩ域に
、１枚のマスクでこれらの電極に対応した複数のダミー
電極パターンを形成し、所望の電極形成領域に開口を有
する複数のレジストパターンを用いて上記ダミー電極パ
ターンを順次上記各電極と置き換えるようにしたもので
ある。
ソース・ドレイン電極、及びゲート電極の形成ｊＩ域に
、１枚のマスクでこれらの電極に対応した複数のダミー
電極パターンを形成し、所望の電極形成領域に開口を有
する複数のレジストパターンを用いて上記ダミー電極パ
ターンを順次上記各電極と置き換えるようにしたもので
ある。
この発明においては、１枚のマスクにより全ての電極の
ダミーパターンを形成し、その後ダミー電極パターンを
順次ソース・ドレイン電極、ゲート電極に置き換えるよ
うにしたから、各電極の位置が１枚のマスクにより決定
されることとなって、マスクの重ね合せ誤差による位置
ずれがなくなり、このためソース・ドレイン・ゲート電
極間距離を常に一定にしてこれらの電極を形成すること
ができる。
ダミーパターンを形成し、その後ダミー電極パターンを
順次ソース・ドレイン電極、ゲート電極に置き換えるよ
うにしたから、各電極の位置が１枚のマスクにより決定
されることとなって、マスクの重ね合せ誤差による位置
ずれがなくなり、このためソース・ドレイン・ゲート電
極間距離を常に一定にしてこれらの電極を形成すること
ができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方法
を工程順に示す図であり、図において１ａは半導体基板
（例えばＧａＡｓ基板）、１ｂは半導体基板１ａの表面
領域にイオン注入等により形成された深さ５０００人程
度０動作層で、ゲートリセス部では深さ１０００人程度
人程っている。２は該半導体基板ｌａ上に形成された薄
膜（例えば３ｉ。
を工程順に示す図であり、図において１ａは半導体基板
（例えばＧａＡｓ基板）、１ｂは半導体基板１ａの表面
領域にイオン注入等により形成された深さ５０００人程
度０動作層で、ゲートリセス部では深さ１０００人程度
人程っている。２は該半導体基板ｌａ上に形成された薄
膜（例えば３ｉ。
Ｎ４．Ｓｔｏｗ等）、２ａ、２ｂはそれぞれ該薄膜２を
パターンニングして形成した電橋位置決め用のソース・
ドレイン、及びゲートのダミー電極パターンである。３
は上記薄膜２のパターンニング加工時マスクとなるフォ
トレジストＡ、４はソース・ドレインダミー電極パター
ンをこれらの電極金属と置き換える時マスクとなるフォ
トレジストＢ、５はソース・ドレイン電極、６はゲート
ダミー電極パターンをこの電極構成金属と置き換える時
マスクとなるフォトレジストＣ１７はゲート電極であり
、上記各電極の構成材料は従来のものと同じである。
パターンニングして形成した電橋位置決め用のソース・
ドレイン、及びゲートのダミー電極パターンである。３
は上記薄膜２のパターンニング加工時マスクとなるフォ
トレジストＡ、４はソース・ドレインダミー電極パター
ンをこれらの電極金属と置き換える時マスクとなるフォ
トレジストＢ、５はソース・ドレイン電極、６はゲート
ダミー電極パターンをこの電極構成金属と置き換える時
マスクとなるフォトレジストＣ１７はゲート電極であり
、上記各電極の構成材料は従来のものと同じである。
次に製造方法について説明する。
第１図（ａｌに示すような動作１１ｂが形成された半導
体基板１ａに薄膜２を全面にＣＶＤ法により５ｏｏｏ八
〜１へｍ程度堆積する０次にフォトレジス）Ａ３を第１
図（ｂ）のようにソース・ドレイン電極、ゲート電極を
形成する部分を残すようにパターニングする０次にＲＩ
Ｅ法等によりフォトレジストＡ３をマスクに薄膜２をエ
ツチングした後、レジス）Ａ３を除去して第１図（ｃｌ
のような薄膜ダミー電極パターン２ａ、２ｂを形成する
。
体基板１ａに薄膜２を全面にＣＶＤ法により５ｏｏｏ八
〜１へｍ程度堆積する０次にフォトレジス）Ａ３を第１
図（ｂ）のようにソース・ドレイン電極、ゲート電極を
形成する部分を残すようにパターニングする０次にＲＩ
Ｅ法等によりフォトレジストＡ３をマスクに薄膜２をエ
ツチングした後、レジス）Ａ３を除去して第１図（ｃｌ
のような薄膜ダミー電極パターン２ａ、２ｂを形成する
。
次にフォトレジストＢ４を形成した後、マスク合せによ
り基板上の薄膜ダミーパターンのうちソース・ドレイン
電極領域にあるダミーパターン２ａのみが露出するよう
パターニングし、第１図（ｄ）のようなパターンを得る
。この時フォトレジストＢ４と薄膜パターンの間隙はマ
スク合せ時間題とならないような十分な距離を設けて差
し支えない。
り基板上の薄膜ダミーパターンのうちソース・ドレイン
電極領域にあるダミーパターン２ａのみが露出するよう
パターニングし、第１図（ｄ）のようなパターンを得る
。この時フォトレジストＢ４と薄膜パターンの間隙はマ
スク合せ時間題とならないような十分な距離を設けて差
し支えない。
次に基板を１４０℃〜１８０℃の温度範囲で５分間程度
加熱してフォトレジス）Ｂ４を変形させ、第１図（ｅ）
のように薄膜パターンとの間隙を埋める。
加熱してフォトレジス）Ｂ４を変形させ、第１図（ｅ）
のように薄膜パターンとの間隙を埋める。
そして露出している薄膜にターンを除去し第１図（ｆ）
のようなパターンを形成する。その後ソース・ドレイン
金属を全面に蒸着しリフトオフして第１図（ｇｌのよう
にソース・ドレイン電極５を形成する。
のようなパターンを形成する。その後ソース・ドレイン
金属を全面に蒸着しリフトオフして第１図（ｇｌのよう
にソース・ドレイン電極５を形成する。
次に同じ要領でゲート電極部の薄膜ダミーパターン２ｂ
が露出するようにフォトレジストＣ６を第１図（ｈ）の
ように形成し、その後加熱して第１図（１）のようなパ
ターンを得る。そして薄膜ダミーパターン２ｂを除去し
第１図Ｕ）のようなパターンを形成した後、リセス等を
施しゲート金属を蒸着。
が露出するようにフォトレジストＣ６を第１図（ｈ）の
ように形成し、その後加熱して第１図（１）のようなパ
ターンを得る。そして薄膜ダミーパターン２ｂを除去し
第１図Ｕ）のようなパターンを形成した後、リセス等を
施しゲート金属を蒸着。
リフトオフすることによりゲート電極７を形成し第１図
（ｋｌのようなパターンを得る。
（ｋｌのようなパターンを得る。
このように本実施例では、ソース・ドレイン電極５、ゲ
ート電極７の形成領域に１枚のマスク３でダミー電極パ
ターン２ａ、２ｂを形成し、異なる電極部分に開口を有
する複数のレジストマスク４．６を用いて順次ダミー電
極パターン２ａ、２ｂをソース・ドレイン電極５、及び
ゲート電極７と置き換えるようにしたので、マスクの重
ね合せ誤差による位置ずれがなくソース・ドレイン電極
とゲート電極とをこれらの間の距離を常に一定にして形
成することができ、これにより半導体装置を安定に製°
造することができる。
ート電極７の形成領域に１枚のマスク３でダミー電極パ
ターン２ａ、２ｂを形成し、異なる電極部分に開口を有
する複数のレジストマスク４．６を用いて順次ダミー電
極パターン２ａ、２ｂをソース・ドレイン電極５、及び
ゲート電極７と置き換えるようにしたので、マスクの重
ね合せ誤差による位置ずれがなくソース・ドレイン電極
とゲート電極とをこれらの間の距離を常に一定にして形
成することができ、これにより半導体装置を安定に製°
造することができる。
なお、上記実施例では、レジストパターンを変形させる
方法として加熱する方法を示したが、これはフォトレジ
ストＢ４、フォトレジストＣ６形成後さらにもう一層し
シストを塗布し、エツチング法等により薄膜ダミーパタ
ーンを露出させる方法でもよい。
方法として加熱する方法を示したが、これはフォトレジ
ストＢ４、フォトレジストＣ６形成後さらにもう一層し
シストを塗布し、エツチング法等により薄膜ダミーパタ
ーンを露出させる方法でもよい。
以上のように、この発明に係る半導体装置の製造方法に
よれば、半導体基板のソース・ドレイン電極、及びゲー
ト電極の形成領域に、１枚のマスクでこれらの電極に対
応した複数のダミー電極パターンを形成し、所望の電極
形成領域に開口を有する複数のレジストパターンを用い
て上記ダミー電極パターンを順次上記各電極と置き換え
るようにしたので、ソース・ドレイン電極とゲート電極
の位置が１枚のマスクで決定されることとなり、このた
めこれらの電極を所望の位置にマスクの重ね合せ誤差な
く形成できる効果がある。
よれば、半導体基板のソース・ドレイン電極、及びゲー
ト電極の形成領域に、１枚のマスクでこれらの電極に対
応した複数のダミー電極パターンを形成し、所望の電極
形成領域に開口を有する複数のレジストパターンを用い
て上記ダミー電極パターンを順次上記各電極と置き換え
るようにしたので、ソース・ドレイン電極とゲート電極
の位置が１枚のマスクで決定されることとなり、このた
めこれらの電極を所望の位置にマスクの重ね合せ誤差な
く形成できる効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程図、第２図は従来のこの種の半導体装置の
製造方法を示す工程図である。 図において、１ａは半導体基板、１ｂは基板上に形成さ
れた動作層、２は薄膜、２ａはソース・ドレインダミー
電極パターン、２ｂはゲートダミー電極パターン、３は
フォトレジストＡ、４はフォトレジストＢ、５はソース
・ドレイン電極、６はフォトレジストＣ１７はゲート電
極である。 なお、図中同一符号は同−又は相当部分を示す。
法を示す工程図、第２図は従来のこの種の半導体装置の
製造方法を示す工程図である。 図において、１ａは半導体基板、１ｂは基板上に形成さ
れた動作層、２は薄膜、２ａはソース・ドレインダミー
電極パターン、２ｂはゲートダミー電極パターン、３は
フォトレジストＡ、４はフォトレジストＢ、５はソース
・ドレイン電極、６はフォトレジストＣ１７はゲート電
極である。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）動作層を有する半導体基板上に、互いに独立した
複数の金属パターンを形成する金属パターン形成工程を
有する半導体装置の製造方法において、 上記金属パターン形成工程は、 上記半導体基板上の複数の金属パターン形成領域に所定
のレジストマスクを用いてダミー金属パターンを形成す
る第１の工程、 上記金属パターン形成領域のうちの所望の領域に対応す
る部分に該領域より大きな開口部を有する第１レジスト
パターンを全面に形成する第２の行程、 該開口部内のダミー金属パターンと該第１レジストパタ
ーンとの間隙をレジストにより埋める第３の工程、 上記開口部内のダミー金属パターンを除去して、金属パ
ターン形成用の第２レジストパターンを形成する第４の
工程、 さらに該第２レジストパターンをマスクに金属パターン
を形成する第５の工程を含み、 上記第２の工程から第５の工程までを繰り返して順次上
記ダミー金属パターンを金属パターンに置換える工程で
あることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117778A JPH0748502B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
| GB8822074A GB2218568B (en) | 1988-05-13 | 1988-09-20 | Semiconductor device and production method therefor |
| FR888813483A FR2631487B1 (fr) | 1988-05-13 | 1988-10-13 | Procede de fabrication pour un dispositif a semi-conducteur comprenant la formation de motifs en metal |
| US07/276,484 US4902646A (en) | 1988-05-13 | 1988-11-28 | MESFET process employing dummy electrodes and resist reflow |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117778A JPH0748502B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01287968A true JPH01287968A (ja) | 1989-11-20 |
| JPH0748502B2 JPH0748502B2 (ja) | 1995-05-24 |
Family
ID=14720090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117778A Expired - Fee Related JPH0748502B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4902646A (ja) |
| JP (1) | JPH0748502B2 (ja) |
| FR (1) | FR2631487B1 (ja) |
| GB (1) | GB2218568B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748503B2 (ja) * | 1988-11-29 | 1995-05-24 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JP3293135B2 (ja) * | 1990-04-24 | 2002-06-17 | セイコーエプソン株式会社 | 回路セル・アレイを備えた半導体装置 |
| KR100215759B1 (ko) * | 1994-12-19 | 1999-08-16 | 모리시타 요이치 | 반도체 장치 및 그 제조방법 |
| JPH1079559A (ja) * | 1996-09-04 | 1998-03-24 | Fuji Photo Optical Co Ltd | フレキシブルプリント基板のパターン構造 |
| US6309956B1 (en) | 1997-09-30 | 2001-10-30 | Intel Corporation | Fabricating low K dielectric interconnect systems by using dummy structures to enhance process |
| EP1895586A3 (en) * | 1997-10-17 | 2013-04-03 | Ibiden Co., Ltd. | Semiconductor package substrate |
| US6194249B1 (en) | 1999-11-01 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Method of assembly stress protection |
| US6413863B1 (en) * | 2000-01-24 | 2002-07-02 | Taiwan Semiconductor Manufacturing Company | Method to resolve the passivation surface roughness during formation of the AlCu pad for the copper process |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB266522A (en) * | 1926-02-03 | 1927-03-03 | Sydney Harry Sherwood | Improvements in hurricane lanterns |
| GB1087569A (en) * | 1964-08-17 | 1967-10-18 | Motorola Inc | Method and mask for making semiconductor devices |
| US4234357A (en) * | 1979-07-16 | 1980-11-18 | Trw Inc. | Process for manufacturing emitters by diffusion from polysilicon |
| GB2064868B (en) * | 1979-12-10 | 1983-12-14 | Sumitomo Electric Industries | Schottry barrier gate field-effect transistor |
| JPS57186289A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor memory |
| JPS58130575A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| GB2128021A (en) * | 1982-09-13 | 1984-04-18 | Standard Microsyst Smc | CMOS structure including deep region and process for fabrication |
| JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| GB2143372B (en) * | 1983-07-12 | 1987-07-01 | Control Data Corp | Applying barrier metal to a semiconductor |
| JPS60120574A (ja) * | 1983-12-05 | 1985-06-28 | Matsushita Electronics Corp | 電界効果形トランジスタの製造方法 |
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| US4745082A (en) * | 1986-06-12 | 1988-05-17 | Ford Microelectronics, Inc. | Method of making a self-aligned MESFET using a substitutional gate with side walls |
| JPS63124446A (ja) * | 1986-11-06 | 1988-05-27 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 接続孔形成方法 |
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
-
1988
- 1988-05-13 JP JP63117778A patent/JPH0748502B2/ja not_active Expired - Fee Related
- 1988-09-20 GB GB8822074A patent/GB2218568B/en not_active Expired - Fee Related
- 1988-10-13 FR FR888813483A patent/FR2631487B1/fr not_active Expired - Lifetime
- 1988-11-28 US US07/276,484 patent/US4902646A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4902646A (en) | 1990-02-20 |
| FR2631487B1 (fr) | 1991-02-22 |
| FR2631487A1 (fr) | 1989-11-17 |
| GB2218568A (en) | 1989-11-15 |
| GB8822074D0 (en) | 1988-10-19 |
| GB2218568B (en) | 1993-01-20 |
| JPH0748502B2 (ja) | 1995-05-24 |
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