JPH0129053B2 - - Google Patents
Info
- Publication number
- JPH0129053B2 JPH0129053B2 JP58227160A JP22716083A JPH0129053B2 JP H0129053 B2 JPH0129053 B2 JP H0129053B2 JP 58227160 A JP58227160 A JP 58227160A JP 22716083 A JP22716083 A JP 22716083A JP H0129053 B2 JPH0129053 B2 JP H0129053B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- alignment
- forming
- metal wiring
- alignment pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に関する。
一般に半導体装置をウエハ上に形成する場合、
複数のマスク合せ工程があるが、各工程において
使用するマスクの位置を合せるため最初の製造工
程でチツプ上に位置合せ用のパターンが形成され
る。すなわち、製造工程で使用するマスクの数よ
り１個少ない位置合せ用パターンが、例えばエツ
チング法によりチツプ上の素子形成領域外に形成
される。
複数のマスク合せ工程があるが、各工程において
使用するマスクの位置を合せるため最初の製造工
程でチツプ上に位置合せ用のパターンが形成され
る。すなわち、製造工程で使用するマスクの数よ
り１個少ない位置合せ用パターンが、例えばエツ
チング法によりチツプ上の素子形成領域外に形成
される。
第１図及び第２図は位置合せ用パターンを形成
した従来の半導体チツプの上面図である。
した従来の半導体チツプの上面図である。
第１図に示すように、半導体基板１上には素子
形成領域２、金属配線３、金属パツド４及び位置
合せ用パターン５が形成されている。位置合せ用
パターン５は半導体基板１上のチツプ内に一定の
スペースを有して形成されているため、素子等の
設計の自由度を制限すると共に、半導体装置の集
積度の向上を阻害する欠点がある。
形成領域２、金属配線３、金属パツド４及び位置
合せ用パターン５が形成されている。位置合せ用
パターン５は半導体基板１上のチツプ内に一定の
スペースを有して形成されているため、素子等の
設計の自由度を制限すると共に、半導体装置の集
積度の向上を阻害する欠点がある。
第２図においては、スクライブ線６の一部が拡
大され、その上に位置合せ用パターン５′が形成
されている。このように位置合せ用パターン５′
がチツプの外部に形成される場合は素子等の設計
の自由度は確保されるが、スクライブ線が広くな
るため集積度の向上した半導体装置が得られない
欠点がある。
大され、その上に位置合せ用パターン５′が形成
されている。このように位置合せ用パターン５′
がチツプの外部に形成される場合は素子等の設計
の自由度は確保されるが、スクライブ線が広くな
るため集積度の向上した半導体装置が得られない
欠点がある。
本発明の目的は、上記欠点を除去し、素子等の
設計が自由にできしかも集積度の向上し、かつこ
の集積度を向上したことにより生ずる信頼性の問
題を解決した半導体装置の製造方法を提供するこ
とにある。
設計が自由にできしかも集積度の向上し、かつこ
の集積度を向上したことにより生ずる信頼性の問
題を解決した半導体装置の製造方法を提供するこ
とにある。
本発明の特徴は、半導体基板の素子形成領域の
外部に複数の位置合せ用パターンを形成する工程
と、前記位置合せ用パターンを用いて各製造を行
い金属パツドおよび金属配線を形成する前までの
製造を完了させる工程と、次に前記複数の位置合
せ用パターンのうち金属パツドおよび金属配線の
形成に用いる位置合せ用パターンを除く他の位置
合せ用パターン上に酸化膜を形成して表面を平坦
化させる工程と、次々前記他の位置合せ用パター
ン上の第１の金属パツドおよび第２の金属パツド
に接続し前記他の位置合せ用パターン上を延在し
て前記素子形成領域にいたる金属配線を含む複数
の金属パツドおよび金属配線を形成する工程とを
有する半導体装置の製造方法にある。
外部に複数の位置合せ用パターンを形成する工程
と、前記位置合せ用パターンを用いて各製造を行
い金属パツドおよび金属配線を形成する前までの
製造を完了させる工程と、次に前記複数の位置合
せ用パターンのうち金属パツドおよび金属配線の
形成に用いる位置合せ用パターンを除く他の位置
合せ用パターン上に酸化膜を形成して表面を平坦
化させる工程と、次々前記他の位置合せ用パター
ン上の第１の金属パツドおよび第２の金属パツド
に接続し前記他の位置合せ用パターン上を延在し
て前記素子形成領域にいたる金属配線を含む複数
の金属パツドおよび金属配線を形成する工程とを
有する半導体装置の製造方法にある。
次に本発明の実施例を図面を用いて説明する。
第３図は本発明の一実施例の上面図である。半
導体基板１上には素子形成領域２と素子形成領域
２の外部に位置合せ用パターン１０が形成されて
いる。そしてこの位置合せ用パターン１０上には
金属パツド４及び金属配線３が形成されている。
すなわち、位置合せ用パターン１０は、各製造工
程においてマスクとの位置合せが完了すればその
使命は終了する。従つてそのスペースを他に転用
することが可能である。特に金属パツドや金属配
線は最終のマスク合せ工程で形成されるため位置
合せ用パターン１０上に都合よく形成することが
できる。この場合、金属パツド４や金属配線３を
形成する際に用いるマスクの位置合せ用パターン
を除いた他の位置合せ用パターン１０上には、酸
化膜を形成して平坦化し金属パツド４や金属配線
３が形成しやすい状態にしておく。
導体基板１上には素子形成領域２と素子形成領域
２の外部に位置合せ用パターン１０が形成されて
いる。そしてこの位置合せ用パターン１０上には
金属パツド４及び金属配線３が形成されている。
すなわち、位置合せ用パターン１０は、各製造工
程においてマスクとの位置合せが完了すればその
使命は終了する。従つてそのスペースを他に転用
することが可能である。特に金属パツドや金属配
線は最終のマスク合せ工程で形成されるため位置
合せ用パターン１０上に都合よく形成することが
できる。この場合、金属パツド４や金属配線３を
形成する際に用いるマスクの位置合せ用パターン
を除いた他の位置合せ用パターン１０上には、酸
化膜を形成して平坦化し金属パツド４や金属配線
３が形成しやすい状態にしておく。
このように構成された本発明の半導体装置にお
いては、位置合せ用パターンのスペースが金属パ
ツドや金属配線の形成に利用することができるた
め位置合せ用パターンのスペースは、素子形成領
域外、すなわち金属パツドや金属配線を形成する
領域内の任意の場所に確保することができる。と
くに第３図に示すように１つの金属パツドに接続
した金属配線が位置合せ用パターン上を延在して
素子形成領域に入つているから、金属パツドと金
属配線が接続される素子形成領域の部分とが離れ
ていても集積度を犠牲にすることなくそのレイア
ウトが決定できる。そしてこの集積度を向上させ
るために位置合せ用パターン上に金属パツド、金
属配線を形成しても、その表面は酸化膜で平坦化
されているから、金属配線、金属パツドの段切れ
等の問題を生じることなく容易にその形成を実現
できる。
いては、位置合せ用パターンのスペースが金属パ
ツドや金属配線の形成に利用することができるた
め位置合せ用パターンのスペースは、素子形成領
域外、すなわち金属パツドや金属配線を形成する
領域内の任意の場所に確保することができる。と
くに第３図に示すように１つの金属パツドに接続
した金属配線が位置合せ用パターン上を延在して
素子形成領域に入つているから、金属パツドと金
属配線が接続される素子形成領域の部分とが離れ
ていても集積度を犠牲にすることなくそのレイア
ウトが決定できる。そしてこの集積度を向上させ
るために位置合せ用パターン上に金属パツド、金
属配線を形成しても、その表面は酸化膜で平坦化
されているから、金属配線、金属パツドの段切れ
等の問題を生じることなく容易にその形成を実現
できる。
以上詳細に説明したように、本発明によれば、
位置合せ用パターンの存在を気にすることなく素
子や金属パツド等の設計が自由にできしかも位置
合せ用パターンのスペースを削減できるため集積
度の向上しかつ信頼性の高い半導体装置が得られ
るのでその効果は大きい。
位置合せ用パターンの存在を気にすることなく素
子や金属パツド等の設計が自由にできしかも位置
合せ用パターンのスペースを削減できるため集積
度の向上しかつ信頼性の高い半導体装置が得られ
るのでその効果は大きい。
第１図及び第２図は位置合せ用パターンを形成
した従来の半導体チツプの上面図、第３図は本発
明の一実施例による半導体チツプ上面図である。 １……半導体基板、２……素子形成領域、３…
…金属配線、４……金属パツド、５，５′，１０
……位置合せ用パターン。
した従来の半導体チツプの上面図、第３図は本発
明の一実施例による半導体チツプ上面図である。 １……半導体基板、２……素子形成領域、３…
…金属配線、４……金属パツド、５，５′，１０
……位置合せ用パターン。
Claims (1)
- １ 半導体基板の素子形成領域の外部に複数の位
置合せ用パターンを形成する工程と、前記位置合
せ用パターンを用いて各製造を行い金属パツドお
よび金属配線を形成する前までの製造を完了させ
る工程と、次に前記複数の位置合せ用パターンの
うち金属パツドおよび金属配線の形成に用いる位
置合せ用パターンを除く他の位置合せ用パターン
上に酸化膜を形成して表面を平坦化させる工程
と、次に前記他の位置合せ用パターン上の第１の
金属パツドおよび第２の金属パツドに接続し前記
他の位置合せ用パターン上を延在して前記素子形
成領域にいたる金属配線を含む複数の金属パツド
および金属配線を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227160A JPS60119724A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227160A JPS60119724A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119724A JPS60119724A (ja) | 1985-06-27 |
| JPH0129053B2 true JPH0129053B2 (ja) | 1989-06-07 |
Family
ID=16856430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58227160A Granted JPS60119724A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119724A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2652015B2 (ja) * | 1987-04-07 | 1997-09-10 | セイコーエプソン株式会社 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152130A (en) * | 1981-03-16 | 1982-09-20 | Nec Corp | Semiconductor device |
-
1983
- 1983-12-01 JP JP58227160A patent/JPS60119724A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60119724A (ja) | 1985-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02198154A (ja) | 配線の形成方法及びこれを利用した半導体装置 | |
| JPS6248892B2 (ja) | ||
| JPH0129053B2 (ja) | ||
| JPS6018143B2 (ja) | 半導体集積回路の製造方法 | |
| JPS63102342A (ja) | 半導体集積回路装置の配線構造 | |
| JP2541028Y2 (ja) | 半導体装置 | |
| KR100200687B1 (ko) | 새로운 패드층을 구비하는 반도체장치 | |
| US20010045572A1 (en) | Semiconductor interated circuit and method of manufacturing the same | |
| JP2911980B2 (ja) | 半導体集積回路装置 | |
| JPS59197151A (ja) | 半導体集積回路装置 | |
| KR0155837B1 (ko) | 반도체 장치의 패드 및 그 제조방법 | |
| JP3038904B2 (ja) | 半導体集積回路 | |
| JPS6180836A (ja) | 多層配線を有する半導体装置 | |
| JPS61125152A (ja) | 半導体装置の製造方法 | |
| JPH02189944A (ja) | 半導体集積回路装置 | |
| JPH01162349A (ja) | 半導体装置の製造方法 | |
| JPS60105251A (ja) | 半導体集積回路 | |
| JPH07130787A (ja) | 半導体装置のダミーパッド構造 | |
| JPH02310944A (ja) | 半導体装置の製造方法 | |
| JPH0580145B2 (ja) | ||
| JPS63266843A (ja) | 半導体装置 | |
| JPS61288458A (ja) | 半導体集積回路装置の製造方法 | |
| JPH03283663A (ja) | 半導体集積回路装置の製造方法 | |
| JP2005223074A (ja) | 半導体装置およびその製造方法 | |
| JPH04318957A (ja) | 半導体集積回路 |