JPH02123814A - 電圧比較器 - Google Patents
電圧比較器Info
- Publication number
- JPH02123814A JPH02123814A JP27603888A JP27603888A JPH02123814A JP H02123814 A JPH02123814 A JP H02123814A JP 27603888 A JP27603888 A JP 27603888A JP 27603888 A JP27603888 A JP 27603888A JP H02123814 A JPH02123814 A JP H02123814A
- Authority
- JP
- Japan
- Prior art keywords
- turning
- drains
- differential pair
- voltage
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、高速、高分解能、かつ低消費電流で電圧比較
が可能な電圧比較器、とくにクロック制御型電圧比較器
に関する。
が可能な電圧比較器、とくにクロック制御型電圧比較器
に関する。
［従来の技術］
最近、プロセスが筒便であり、かつ消費電流が少ないＣ
ＭＯＳプロセス技術を用いたデジタル・アナログ素子、
とりわけ高速で高分解能を有する電圧比較器が注目され
ている。
ＭＯＳプロセス技術を用いたデジタル・アナログ素子、
とりわけ高速で高分解能を有する電圧比較器が注目され
ている。
第２図は、差動対を構成するＭＯＳＦＥＴを用いた従来
のクロック制御型電圧比較器を示す、この図において、
Ｑｌ〜Ｑ５はＭＯＳＦＥＴ、 ５ｌｌｌｌ Ｎ５Ｗ４は
スイッチ、１１および１２は入力Ｖｌｎ＋およびＶｌｎ
−がそれぞね供給される入力端子対、 １５は出力Ｖ（
１＆ｌ ｔを取り出す出力端子、 １４はバイアス電圧
を供給する端子、 １３はリセット電圧を供給する端子
、１０１および１００はそれぞれ正および負電源ライン
である。
のクロック制御型電圧比較器を示す、この図において、
Ｑｌ〜Ｑ５はＭＯＳＦＥＴ、 ５ｌｌｌｌ Ｎ５Ｗ４は
スイッチ、１１および１２は入力Ｖｌｎ＋およびＶｌｎ
−がそれぞね供給される入力端子対、 １５は出力Ｖ（
１＆ｌ ｔを取り出す出力端子、 １４はバイアス電圧
を供給する端子、 １３はリセット電圧を供給する端子
、１０１および１００はそれぞれ正および負電源ライン
である。
第２図の回路を、クロック制御型？１圧比較器として動
作させる１５合、まずＳＷＩ、２をｏｆｆ 、 ＳＷ３
．４をｏｎさせて差動対のＭＯＳＦＥＴ Ｑ３．Ｑ４の
ゲートに同一リセット電圧を入力させる（以降、この期
間をリセット・フェーズと呼ぶ）６次の電圧比較時には
、ＳＷＩ、２をｏｎ％ＳＷ３．４をｏｆｆさせてＶｌｎ
＋とＶｌｎ−の電圧を差動対のＭＯＳＦＥＴ Ｑ３．Ｑ
４のゲートに入力し、同差動対によって増幅された“０
“（Ｌｏｗ）か“１“（Ｈｉｇｈ）かの出力をＶ。ｕｔ
より取り出す（以降、この期間をフンバレート・フェー
ズと呼ぶ）。
作させる１５合、まずＳＷＩ、２をｏｆｆ 、 ＳＷ３
．４をｏｎさせて差動対のＭＯＳＦＥＴ Ｑ３．Ｑ４の
ゲートに同一リセット電圧を入力させる（以降、この期
間をリセット・フェーズと呼ぶ）６次の電圧比較時には
、ＳＷＩ、２をｏｎ％ＳＷ３．４をｏｆｆさせてＶｌｎ
＋とＶｌｎ−の電圧を差動対のＭＯＳＦＥＴ Ｑ３．Ｑ
４のゲートに入力し、同差動対によって増幅された“０
“（Ｌｏｗ）か“１“（Ｈｉｇｈ）かの出力をＶ。ｕｔ
より取り出す（以降、この期間をフンバレート・フェー
ズと呼ぶ）。
［発明が解決しようとする課題１
この回路の問題点として、コンパレート・フェーズにお
いて、Ｖｌｎ＋とＶｌｒ＋−の電位差が過大であった場
合、差動対を構成するＭＯＳＦＥＴのドレイン間に多大
な電位差が生じ、次のリセット・フェーズにおいてこの
電位差を充分になくすことができない。
いて、Ｖｌｎ＋とＶｌｒ＋−の電位差が過大であった場
合、差動対を構成するＭＯＳＦＥＴのドレイン間に多大
な電位差が生じ、次のリセット・フェーズにおいてこの
電位差を充分になくすことができない。
したがって、この場合、次のコンパレート・フェーズに
おける僅少差の入力端子の判定を誤まらせるおそれがあ
る。これは、リセット・フェーズにおいて差！Ｖ！対を
構成するＭＯＳＦＥＴのドレインの電位をそろえるため
の電流は、ｑ５のＭＯＳＦＥＴに流れる電流で制御され
ているためであり、通常ここには多大な電流を流す事は
できない（消費電流の増加を招く）、また、電位差を充
分になくすためには、リセット・フェーズの期間を長く
すればよいが、それはとりもなおさずこの電圧比Ｍ器の
低速化へつながる。
おける僅少差の入力端子の判定を誤まらせるおそれがあ
る。これは、リセット・フェーズにおいて差！Ｖ！対を
構成するＭＯＳＦＥＴのドレインの電位をそろえるため
の電流は、ｑ５のＭＯＳＦＥＴに流れる電流で制御され
ているためであり、通常ここには多大な電流を流す事は
できない（消費電流の増加を招く）、また、電位差を充
分になくすためには、リセット・フェーズの期間を長く
すればよいが、それはとりもなおさずこの電圧比Ｍ器の
低速化へつながる。
本発明の目的は、上述のような従来の（クロック制御型
）電圧比較器の速度１分解能を、消費電流を変える事な
しで向上させ、かつどの様な入力電圧においてもその能
力を充分に発揮させる様な（クロック制御型）電圧比較
器を提供することにある。
）電圧比較器の速度１分解能を、消費電流を変える事な
しで向上させ、かつどの様な入力電圧においてもその能
力を充分に発揮させる様な（クロック制御型）電圧比較
器を提供することにある。
［課題を解決するための手段］
以上の様な目的を達成するために、本発明電圧比較器で
は、差動対を構成するＭＯＳＦＥＴのドレイン間を、例
えばリセット・フェーズにおいて短絡するスイッチ手段
を有することを特徴とする。
は、差動対を構成するＭＯＳＦＥＴのドレイン間を、例
えばリセット・フェーズにおいて短絡するスイッチ手段
を有することを特徴とする。
［作 用］
本発明によれば、差動対を構成するＭＯＳＦＥＴのドレ
イン間を例えばリセット・フェーズにおいて短絡するス
イッチを設けることにより、過大入力差の電圧をコンパ
レートした後のリセットを短期間で行うとともに、コン
パレート・フェーズにおいてこのスイッチをｏｆｆにす
ることによって速度。
イン間を例えばリセット・フェーズにおいて短絡するス
イッチを設けることにより、過大入力差の電圧をコンパ
レートした後のリセットを短期間で行うとともに、コン
パレート・フェーズにおいてこのスイッチをｏｆｆにす
ることによって速度。
分解能を低下させずに低消費電流で入力電圧比較を行な
う。
う。
［実施例Ｊ
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
本発明による差動対を構成するＭＯＳＦＥＴを用いたク
ロック制御型電圧比較器の一実施例を第１図に示す。
ロック制御型電圧比較器の一実施例を第１図に示す。
この図において、Ｑｌｌ〜Ｑ１５は差動対を構成するＭ
ＯＳＦＥＴ、 ５ＷＩＩ 〜５ＷＩＳはスイッチ ２１
および２２は入力ｖ１□＋およびＶｌｎ−がそれぞれ供
給される入力端子対、２６は出力Ｖ。ｕｔを取り出す出
力端子、２４はバイアス電圧を供給する端子、２３はリ
セット電圧を供給する端子、１０１および１００はそれ
ぞれ正および負電源ラインである０本発明の特徴は、Ｓ
ｌ’ｌ１５を差動対を構成するＭＯＳＦＥＴのドレイン
間に設けたことであり、他の構成は第２図と同様である
。
ＯＳＦＥＴ、 ５ＷＩＩ 〜５ＷＩＳはスイッチ ２１
および２２は入力ｖ１□＋およびＶｌｎ−がそれぞれ供
給される入力端子対、２６は出力Ｖ。ｕｔを取り出す出
力端子、２４はバイアス電圧を供給する端子、２３はリ
セット電圧を供給する端子、１０１および１００はそれ
ぞれ正および負電源ラインである０本発明の特徴は、Ｓ
ｌ’ｌ１５を差動対を構成するＭＯＳＦＥＴのドレイン
間に設けたことであり、他の構成は第２図と同様である
。
この第１図の回路を動作させるためには、リセット・フ
ェーズにおいてクロックによって５ＷＩＩ、１２をｏｆ
ｆ ％５ｗ１３，１４をｏｎさせると同時に、５Ｗ１５
もｏｎさせて差動対を構成するＭＯＳＦＥＴのドレイン
間を短絡する。これによって、５１１５に当該差動対を
構成するドレイン間の電位差を解消する方向に電流が流
れて同ドレイン間の電圧はきわめて短時間で同電位にな
り、次のコンパレートを確実に行なうためのリセット・
フェーズ期間をきわめて短くすることができる。
ェーズにおいてクロックによって５ＷＩＩ、１２をｏｆ
ｆ ％５ｗ１３，１４をｏｎさせると同時に、５Ｗ１５
もｏｎさせて差動対を構成するＭＯＳＦＥＴのドレイン
間を短絡する。これによって、５１１５に当該差動対を
構成するドレイン間の電位差を解消する方向に電流が流
れて同ドレイン間の電圧はきわめて短時間で同電位にな
り、次のコンパレートを確実に行なうためのリセット・
フェーズ期間をきわめて短くすることができる。
次のコンパレート・フェーズにおいて、クロッりによっ
て５ＷＩＩ、 ＋２をｏｎ、 ５Ｗ１３．１４をｏｆｆ
させると同時にＳＷＩ５もｏｆｆさせることによって、
本比較器がもつ速度１分解能を損うことなく、かつ低消
ｇ２Ｔ、力で入力端子比較が行なえる。
て５ＷＩＩ、 ＋２をｏｎ、 ５Ｗ１３．１４をｏｆｆ
させると同時にＳＷＩ５もｏｆｆさせることによって、
本比較器がもつ速度１分解能を損うことなく、かつ低消
ｇ２Ｔ、力で入力端子比較が行なえる。
［発明の効果〕
以上により、本発明によれば高速・高分解能を有し、か
つ低消費電流の電圧比較器を実現することができる。
つ低消費電流の電圧比較器を実現することができる。
第１図は本発明一実施例の電圧比較器の回路図、
第２図は従来の電圧比較器の回路図である。
Ｑｌｌ Ｑ１５ ・・・ＦＥＴ 。
ＳＷＩ １〜５Ｗ１５・・・スイッチ。
第１区
Claims (1)
- １）差動対を構成するＭＯＳＦＥＴの差動入力対のドレ
イン間に、スイッチ手段を具えたことを特徴とする電圧
比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27603888A JPH02123814A (ja) | 1988-11-02 | 1988-11-02 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27603888A JPH02123814A (ja) | 1988-11-02 | 1988-11-02 | 電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123814A true JPH02123814A (ja) | 1990-05-11 |
Family
ID=17563920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27603888A Pending JPH02123814A (ja) | 1988-11-02 | 1988-11-02 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844788A3 (en) * | 1996-11-22 | 1999-09-15 | Webtv Networks, Inc. | Method and apparatus for adjusting television display controls using a web browser |
| JP2008306504A (ja) * | 2007-06-08 | 2008-12-18 | Renesas Technology Corp | 差動増幅回路及びａ／ｄ変換器 |
-
1988
- 1988-11-02 JP JP27603888A patent/JPH02123814A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844788A3 (en) * | 1996-11-22 | 1999-09-15 | Webtv Networks, Inc. | Method and apparatus for adjusting television display controls using a web browser |
| JP2008306504A (ja) * | 2007-06-08 | 2008-12-18 | Renesas Technology Corp | 差動増幅回路及びａ／ｄ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4129794A (en) | Electrical integrated circuit chips | |
| JPS5997220A (ja) | 電圧比較回路 | |
| JPH02123814A (ja) | 電圧比較器 | |
| JPH02117209A (ja) | パルス幅変調装置 | |
| JPS63148173A (ja) | チヨツパ型比較器 | |
| JPH0735458Y2 (ja) | Ｄ／ａ変換回路 | |
| JPS61196614A (ja) | チヨツパ型比較器 | |
| JP2505390B2 (ja) | 差動増幅回路 | |
| JPS633513A (ja) | 論理回路 | |
| JPS62195915A (ja) | スイツチング回路 | |
| JPS63184074A (ja) | 電圧検出回路 | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| SU892723A1 (ru) | Удлинитель импульсов | |
| JPH0619701B2 (ja) | 半加算回路 | |
| JPH063468B2 (ja) | 電流比較回路 | |
| SU402958A1 (ru) | Реле времени | |
| JPH039200Y2 (ja) | ||
| JPH11345497A5 (ja) | ||
| JPS6022657Y2 (ja) | 直結増幅器の外乱防止回路 | |
| JPH0742566U (ja) | 昇圧回路 | |
| JPH0642629B2 (ja) | 相補性絶縁ゲ−ト型半導体回路 | |
| JPS61288615A (ja) | スイツチトコンパレ−タ | |
| JPS6038054B2 (ja) | 排他的論理和回路 | |
| JPH043606A (ja) | バイアス回路 | |
| JPH05235706A (ja) | フリップフロップ回路 |