JPH02192091A - Ｆｉｆｏレジスタ - Google Patents
ＦｉｆｏレジスタInfo
- Publication number
- JPH02192091A JPH02192091A JP1011214A JP1121489A JPH02192091A JP H02192091 A JPH02192091 A JP H02192091A JP 1011214 A JP1011214 A JP 1011214A JP 1121489 A JP1121489 A JP 1121489A JP H02192091 A JPH02192091 A JP H02192091A
- Authority
- JP
- Japan
- Prior art keywords
- read signal
- circuit
- data
- fifo register
- shift operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦ Ｉ Ｆ Ｏ（ｆｉｒｓｔ ｉｎ ｆｉｒｓ
ｔ ｏｕｔ）回路に係り、特にシフト動作制御回路部ζ
こ関する。
ｔ ｏｕｔ）回路に係り、特にシフト動作制御回路部ζ
こ関する。
従来のＦＩＦＯ回路を、第３図、第４図を参照しながら
、説明を行なう。
、説明を行なう。
第３図Ｅこおいて、従来例のＦＩＦＯ回路は、出カバラ
フ７２０７からデータを出力させるロウレベルアクティ
ブの読み出し信号線１０１と、データバス１０２と、遅
延回路２０３と、インバータ即ちＮＯＴ回路２０４と、
読み出し信号１０１からＦＩＦＯレジスタ本体２０６の
シフト動作ヲハイレベルアクティブで制御する信号を作
り出す２人力ＡＮＤ回路２０５と、ファースト・イン・
ファースト・アウト方式でデータを格納するＦＩＦＯレ
ジスタ本体２０６と、ＦＩＦＯレジスタ本体２０６から
データバス１０２ヘデータを送り出す出力バッファ２０
７とを備えている。
フ７２０７からデータを出力させるロウレベルアクティ
ブの読み出し信号線１０１と、データバス１０２と、遅
延回路２０３と、インバータ即ちＮＯＴ回路２０４と、
読み出し信号１０１からＦＩＦＯレジスタ本体２０６の
シフト動作ヲハイレベルアクティブで制御する信号を作
り出す２人力ＡＮＤ回路２０５と、ファースト・イン・
ファースト・アウト方式でデータを格納するＦＩＦＯレ
ジスタ本体２０６と、ＦＩＦＯレジスタ本体２０６から
データバス１０２ヘデータを送り出す出力バッファ２０
７とを備えている。
第４図では、第３図の読み出し信号線１０１．２人力Ａ
ＮＤ回路２０５、データバス１０２の出力タイミング波
形を示している。
ＮＤ回路２０５、データバス１０２の出力タイミング波
形を示している。
今、Ｆ Ｉ ＦＯレジｘ１本体２０６Ｅチー１ ”Ａ”
。
。
”Ｂ″ Ｃ”を格納している状態で、読み出し信号線１
０１から信号が入力されると、データバス１０２１こは
データ”Ａ”が出力され、ＦＩＦＯレジスタ本体２０６
では２人力ＡＮＤ回路２０５の出力により、シフト動作
が起こり、出力バッフ７Ｅ、Ｑ□ ァ２０７Ｉこはデータ”Ｂ”を格納する。
０１から信号が入力されると、データバス１０２１こは
データ”Ａ”が出力され、ＦＩＦＯレジスタ本体２０６
では２人力ＡＮＤ回路２０５の出力により、シフト動作
が起こり、出力バッフ７Ｅ、Ｑ□ ァ２０７Ｉこはデータ”Ｂ”を格納する。
この状態で、第４図にあるような読み出し信号にノイズ
パルスＮを含む異常読み出し信号が入力されると、この
ノイズパルスＮにより、ＦＩＦＯレジスタ本体２０６で
はシフト動作が起こり、出力バッファ２０７の出力はＢ
”から′Ｃ″′へ読み出しの途中で変化する。
パルスＮを含む異常読み出し信号が入力されると、この
ノイズパルスＮにより、ＦＩＦＯレジスタ本体２０６で
はシフト動作が起こり、出力バッファ２０７の出力はＢ
”から′Ｃ″′へ読み出しの途中で変化する。
前述した従来の例では、読み出し信号がノイズパルスＮ
を含むと、Ｆ工ＦＯレジスタ２０６本体でシフト動作が
起こり、期待するデータが読み出せなくなるという欠点
がある。
を含むと、Ｆ工ＦＯレジスタ２０６本体でシフト動作が
起こり、期待するデータが読み出せなくなるという欠点
がある。
本発明の目的は、前記欠点が解決され、異常読み出し信
号が発生したとしても、シフト動作が生じないようにし
たＦＩＦＯレジスタを提供することにある。
号が発生したとしても、シフト動作が生じないようにし
たＦＩＦＯレジスタを提供することにある。
本発明のＦＩＦＯレジスタの構成は、複数の格納レジス
タを備え、読み出し信号により前記レジスタがシフト動
作を行なうＦＩＦＯレジスタにおいて、前記読み出し信
号が含むノイズパルスを除去する遅延回路を峻けたこと
を特徴とする。
タを備え、読み出し信号により前記レジスタがシフト動
作を行なうＦＩＦＯレジスタにおいて、前記読み出し信
号が含むノイズパルスを除去する遅延回路を峻けたこと
を特徴とする。
次ｔこ図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例のＦＩＦＯレジスタを示すブ
ロック図、第２図は第１図の実施例の動作を示す波形図
で、第３図と同一の番号は略同様な機能を示す。
ロック図、第２図は第１図の実施例の動作を示す波形図
で、第３図と同一の番号は略同様な機能を示す。
第１図において、本実施例は、出力バッファ２０７から
データを出力させるロウレベルアクティブの読み出し信
号線１０１と、データバス１０２と、第１の遅延回路２
０１と、２人力ＡＮＤ回路２０２と、第２の遅延回路２
０３と、ＮＯＴ回路２０４と、読み出し信号１０１から
ＦＩＦＯレジスタ本体２０６のシフト動作をハイレベル
アクティブで制御する信号を作り出す２人力ＡＮＤ回路
２０５ （！：、ファーストイン・ファーストアウト方
式でデータを格納するＦＩＦＯレジスタ本体２０６と、
ＦＩＦＯレジスタ本体２０６からデータバスヘデータを
送り出す出力バッファ２０７とを含み、構成される。
データを出力させるロウレベルアクティブの読み出し信
号線１０１と、データバス１０２と、第１の遅延回路２
０１と、２人力ＡＮＤ回路２０２と、第２の遅延回路２
０３と、ＮＯＴ回路２０４と、読み出し信号１０１から
ＦＩＦＯレジスタ本体２０６のシフト動作をハイレベル
アクティブで制御する信号を作り出す２人力ＡＮＤ回路
２０５ （！：、ファーストイン・ファーストアウト方
式でデータを格納するＦＩＦＯレジスタ本体２０６と、
ＦＩＦＯレジスタ本体２０６からデータバスヘデータを
送り出す出力バッファ２０７とを含み、構成される。
ここで、２人力Ａ Ｎ Ｄ回路２０２は、−人力がその
まま、他人が第１の遅延回路２０１を介しているから、
所定の遅延時間に異常読み出し信号が入力されても、出
力されるようなことはない。
まま、他人が第１の遅延回路２０１を介しているから、
所定の遅延時間に異常読み出し信号が入力されても、出
力されるようなことはない。
第２図において、本実施例の読み出し信号線１０１．２
人力ＡＮＤ回路２０２．２人力ＡＮＤ回路２０５、デー
タバス１０２の各出力タイミング波形を示している。
人力ＡＮＤ回路２０２．２人力ＡＮＤ回路２０５、デー
タバス１０２の各出力タイミング波形を示している。
第１図、第２図において、本実施例は、ＦＩＦＯレジス
タ本体２０６に、データ１人”Ｂ”“Ｃ”を格納してい
る状態で、読み出し信号線１０１から信号が入力される
と、データバス１０２にはデータ”Ａ”が出力され、Ｆ
ＩＦＯレジスタ本体２０６では２人力ＡＮＤ回路２０５
の出力によりシフト動作が起こり、出力バッファ２０７
にはデータ”Ｂ”を格納する。この状態で、第２図にあ
るような読み出し信号線１０１にノイズパルスＮを含む
異常読み出し信号が入力された場合、第１の遅延回路２
０１と２人力ＡＮＤ回路２０２とにより、このノイズパ
ルスＮを取り除き、このノイズパルスＮにより、ＦＩＦ
Ｏレジスタ本体２０６でシフト動作が起こることはない
。従って、出力バッファ２０７の出力は引き続きデータ
”Ｂ“を保持する。
タ本体２０６に、データ１人”Ｂ”“Ｃ”を格納してい
る状態で、読み出し信号線１０１から信号が入力される
と、データバス１０２にはデータ”Ａ”が出力され、Ｆ
ＩＦＯレジスタ本体２０６では２人力ＡＮＤ回路２０５
の出力によりシフト動作が起こり、出力バッファ２０７
にはデータ”Ｂ”を格納する。この状態で、第２図にあ
るような読み出し信号線１０１にノイズパルスＮを含む
異常読み出し信号が入力された場合、第１の遅延回路２
０１と２人力ＡＮＤ回路２０２とにより、このノイズパ
ルスＮを取り除き、このノイズパルスＮにより、ＦＩＦ
Ｏレジスタ本体２０６でシフト動作が起こることはない
。従って、出力バッファ２０７の出力は引き続きデータ
”Ｂ“を保持する。
以上説明したように、本発明は、読み出し信号に含まれ
るノイズパルスを動り除く回路を有することにより、誤
動作を防ぐことができる効果がある。
るノイズパルスを動り除く回路を有することにより、誤
動作を防ぐことができる効果がある。
第１図は本発明の一実施例のＦＩＦＯレジスタを示すブ
ロック図、第２図は第１図の各部の動作波形を示す波形
図、第３図は従来のＦＩＦＯレジスタを示すブロック図
、舗４図は第３図の各部の動作波形を示す回路図である
。 １０１・・・・・・読み出し信号線、１０２・・・・・
・データバス、２０１．２・０３・・・・・・遅延回路
、２０２゜２０５・・・・・・２人力ＡＮＤ回路、２０
４・・・・・・ＮＯＴ 回路、 ２０６・・・・・・ＦＩＦＯレジスタ、２０７・・・・
・・ 出力バッファ。
ロック図、第２図は第１図の各部の動作波形を示す波形
図、第３図は従来のＦＩＦＯレジスタを示すブロック図
、舗４図は第３図の各部の動作波形を示す回路図である
。 １０１・・・・・・読み出し信号線、１０２・・・・・
・データバス、２０１．２・０３・・・・・・遅延回路
、２０２゜２０５・・・・・・２人力ＡＮＤ回路、２０
４・・・・・・ＮＯＴ 回路、 ２０６・・・・・・ＦＩＦＯレジスタ、２０７・・・・
・・ 出力バッファ。
Claims (1)
- 複数の格納レジスタを備え、読み出し信号により前記レ
ジスタがシフト動作を行なうＦＩＦＯレジスタにおいて
、前記読み出し信号が含むノイズパルスを除去する遅延
回路を設けたことを特徴とするＦＩＦＯレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011214A JPH02192091A (ja) | 1989-01-19 | 1989-01-19 | Ｆｉｆｏレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011214A JPH02192091A (ja) | 1989-01-19 | 1989-01-19 | Ｆｉｆｏレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192091A true JPH02192091A (ja) | 1990-07-27 |
Family
ID=11771731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011214A Pending JPH02192091A (ja) | 1989-01-19 | 1989-01-19 | Ｆｉｆｏレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192091A (ja) |
-
1989
- 1989-01-19 JP JP1011214A patent/JPH02192091A/ja active Pending
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