JPH02192093A

JPH02192093A - 半導体記憶装置

Info

Publication number: JPH02192093A
Application number: JP1091017A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-10-24
Filing date: 1989-04-10
Publication date: 1990-07-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、不良の記憶素子（以下、「メモリセル」と
いう。）があっても有効利用可能な半導体記憶装置に関
するものである。

〔従来の技術〕

不良のメモリセルが存在しても、有効利用が図れる従来
の半導体記憶装置としては、特開昭５９８１９９に開示
されたものがある。

この半導体記憶装置は、ｎ個の外部アドレス信号Ａ　　
、Ａ　　・・・Ａ　によりメモリセルが選択され１　　
２　　　ｎる記憶装置である。この半導体記憶装置に不良メモリセ
ルが存在した場合、その不良メモリセルが存在するアド
レスがＡ（［Ａ、Ａ　　・・・Ａ、・・・ｆ　　１　２
　１Ａ　　］　　＝（ａ　　、　　ａ　　・ａ、−ａｎコ２
）であｎ２　　　１　　２　　　ｌったとすると、外部アドレス信号Ａ、（ｉ＝ｌ〜ｎのい
ずれか）の信号電極の電位を信号値ａ、の反転値可に固
定する。その結果、この半導体記憶装置の不良アドレス
Ａｒのメモリセルにアクセスされる可能性はＯになる。

そこで、この半導体記憶装置を、外部アドレス信号Ａ、
を除いた外部アドレス信号Ａ　　−Ａ、−１゜Ａ１＋１
〜Ａｎによりアクセス可能な半導体記憶装置として使用
する。その結果、記憶容量は半減するが、この半導体記
憶装置は、不良メモリセルのない正常な半導体記憶装置
として有効に利用される。

外部アドレス信号Ａ、の信号電極の電位を固定するため
、この半導体記憶装置は、第４図に示すようにチップ１
内に外部アドレス信号Ａ、の信号電極２．電源電極３及
び接地電極４を形成している。そして、外部アドレス信
号Ａ、の信号電極２を信号値ａｉに応じて、電源電極３
あるいは接地電極４の一方にワイヤ５を用いてボンディ
ングし、外部アドレス信号Ａ１の信号電極２の電位を固
定している。

〔発明が解決しようとする課題〕

不良メモリセルが存在しても有効利用が図れる従来の半
導体記憶装置は以上のように構成されており、少なくと
も１つのアドレス信号の信号電極、接地電極及び電源電
極を回路上に形成する必要があった。

しかしながら、電極は１個当り約２００Ｘ２００［μｍ
２］程度の領域を必要とするため、回路の集積化を損ね
てしまう問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、集積化を損ねることなく、不良メモリセルが
存在しても有効利用が図れる半導体記憶装置を得ること
を目的とする。

〔課題を解決するための手段〕

この発明にかかる半導体記憶装置は、複数の外部アドレ
ス信号入力端子と、各前記外部アドレス信号入力端子に
接続される内部アドレス信号線と、第１の電源レベルが
得られる第１の電源端子及び第２の電源レベルが得られ
る第２の電源端子のうち少なくとも一方と、前記第１あ
るいは第２の電源端子と前記内部アドレス信号線の少な
くとも１つとの間にそれぞれ設けられた第１及び第２の
電源線と、前記第１及び第２の電源線に接続された内部
アドレス信号線である電源線接続内部アドレス信号線上
あるいは前記第１の電源線上に設けられた第１のヒユー
ズと、前記電源線接続内部アドレス信号線上あるいは前
記第２の電源線上に設けられた第２のヒユーズとを備え
、前記第１のヒユーズを切断すると、前記電源線接続内
部アドレス信号線が、前記第１及び第２の電源レベルの
うち一方の電源レベルに固定され、前記第２のヒユーズ
を切断すると、前記電源線接続内部アドレス信号線が、
前記第１及び第２の電源レベルのうち他方の電源レベル
に固定されている。

〔作用〕

この発明においては、第１のヒユーズを切断すると、電
源線接続内部アト７レス信号線が、第１及び第２の電源
レベルのうち一方の電源レベルに設定され、第２のヒユ
ーズを切断すると、電源線接続内部アドレス信号線が、
第１及び第２の電源レベルのうち他方の電源レベルに設
定されるため、第１．第２のヒユーズを選択的に切断す
ることにより、電源線接続内部アドレス信号線を第１あ
るいは第２の電源レベルに固定することができる。

〔実施例〕

第１図はこの発明の第１の一実施例である半導体記憶装
置の一部を示す回路図である。なお、この半導体記憶装
置は０本の外部アドレス信号入力端子ＰＡ１〜ＰＡｎを
有している。同図に示すように、外部アドレス信号入力
端子Ｐ　Ａ、（ｉ−１〜ｎ）が内部アドレス信号線１３
に接続されている。この内部アドレス信号線１３上のノ
ードＮ１に電源線１６゜１７がそれぞれ接続されている
。

電源線１６は、直列に接続されたヒユーズ素子１１及び
抵抗Ｒ１を介して電源Ｖ。０に接続され、電源線１７は
、直列に接続されたヒユーズ素子１２及び抵抗Ｒ２を介
して接地されている。ヒユーズ素子１１．１２はポリシ
リコン等で形成され、加熱により切断可能となっている
。

また、内部アドレス信号線１３はアドレスバッファ１０
に接続され、このアドレスバッファ１０は内部アドレス
信号線１３の電位レベルに基づき、内部アドレス信号Ｓ
、、内部アドレス反転信号Ｓ、を出力している。

このような構成において、この実施例の半導体記憶装置
のアドレスＡ’（［Ａ、Ａ　　・・・Ａ、・・・ｆ　　
　　Ｌ　　　２　　　ｌ・・・ａ、　・・・ａ　　／　］Ａｎ］２−［ａｌ　、ａ２　　　　□　　　　。

２）のメモリセルに不良が、製造工程中に検出された場
合を考える。なお、本明細書中において、内部アドレス
信号線１３の電位とは、アドレスバッファ１０への入力
電位を示している。

このとき、アドレスＡｒ　　の外部アドレス信号Ａ、の
信号値ａ　′が「Ｈ」（ｖｃｃ）であれば、製造工程中
に、ヒユーズ素子１１が、レーザー光線により加熱切断
される。その結果、内部アドレス信号線１３の電位が「
Ｌ」　（接地レベル）に固定されるため、不良アドレス
Ａｒ　　のメモリセルにアクセスされる可能性がＯにな
る。一方、アドレスＡ　　の外部アドレス信号Ａｉの信
号値ａ　、　／がｒＬＪであれば、製造工程中にヒユー
ズ素子１２がレーザー光線により加熱切断される。

その結果、内部アドレス信号線１３の電位がｒＨＪに固
定されるため、不良アドレスＡ　　のメモリセルにアク
セスされる可能性が０になる。

そこで、この半導体記憶装置を、外部アドレス信号Ａ　
を除いた外部アドレス信号Ａ１〜Ａ１−１’Ａ　　　−
Ａ　　によりアクセス可能な半導体記憶装置子１　　　
　　ｎ置として使用する。その結果、記憶容量は半減するが、
この半導体記憶装置は、不良メモリセルのない正常な半
導体記憶装置として有効に利用される。

このように、内部アドレス信号線１３の電位の固定をヒ
ユーズ素子１１．１２の切断により行い、半導体記憶装
置の有効利用を図っている。これらのヒユーズ素子１１
．１２の形成に要する領域は、４×１０［μｍ２］程度
でよく、また、抵抗Ｒ１゜Ｒ２は別途に形成領域を必要
とせず、電源線や信号線の下に容易に形成できる。この
ため、ヒユーズ素子１１．１２及び抵抗Ｒ１，Ｒ２の形
成により半導体記憶装置の集積化が損われることはない
。

なお、不良メモリセルが存在しない場合（以下、「通常
時」という。）は、ヒユーズ素子１１．１２は共に切断
しない。

第２図は、この発明の第２の実施例である半導体記憶装
置の一部を示す回路図である。同図に示すように、第１
図で示した回路構成に加え、外部アドレス信号入力端子
ＰＡ□とノードＮ１間にインバータ１４とヒユーズ素子
１５を介挿している。

すなわち、外部アドレス信号入力端子ＰＡ１がインバー
タ１４の人力となり、インバーター４の出力とノードＮ
１間にヒユーズ素子１５が設けられている。

このような構成において、第２の実施例の半導体記憶装
置のアドレスＡ’（［Ａ、Ａ　　・・・Ａ。

ｒ　　　　ｌ　　　２　　　ｔ・・・Ａｎ］２−［ａ１′、ａ２′・・・ａｌ′・・・
ａ　′コ２）のメモリセルに不良が、製造工程中に検出
された場合を考える。

このとき、アドレスＡｒ　　の外部アドレス信号Ａ　の
信号値ａ、　がｒＨＪ　　（Ｖｏｏ）であれば、ｌ製造工程中に、ヒユーズ素子１１及び１５が、レーザー
光線により加熱切断される。その結果、内部アドレス信
号線１３の電位が「Ｌ」　（接地レベル）に固定される
ため、不良アドレスＡ　′のメそりセルにアクセスされ
る可能性が０になる。

方、アドレスＡ、　の外部アドレス信号Ａ１の信号値ａ
　、　／がｒＬＪであれば、製造工程中にヒユーズ素子
１２及び１５がレーザー光線により加熱切断される。そ
の結果、内部アドレス信号線１３の電位がｒＨＪに固定
されるため、不良アドレスＡｒ　　のメモリセルにアク
セスされる可能性が０になる。

こうして、第１の実施例の半導体記憶装置と同様にして
有効利用が図れる。

なお、ヒユーズ素子１１あるいはヒユーズ素子１２とと
もにヒユーズ素子１５を切断するのは、インバーター４
の不安定な出力の影響が内部アドレス信号線１３に及ば
ないようにするためである。

インバータ１４の出力が不安定になるのは、内部アドレ
ス信号線１３の電位固定時には、外部アドレス信号入力
端子ＰＡｔは使用されないため、インバータ１４の入力
が不安定になることに起因している。

ところで、第１及び第２の実施例で示した半導体記憶装
置は、通常時、当然外部アドレス信号入力端子ＰＡ１に
外部アドレス信号Ａｉが人力される。

このとき、第１の実施例の半導体記憶装置は、外部アド
レス信号Ａ、がｒＬＪであれば、電源Ｖ。０外部アドレ
ス信号入力端子ＰＡ１間に電流が流れ、外部アドレス信
号Ａ、がｒＨＪてあれば、外部アドレス信号入力端子Ｐ
　１接地レベル間に電流がｔ流れてしまう欠点がある。

一方、第２の実施例の半導体記憶装置は、内部アドレス
信号線１３上にインバータを設けているため、通常時、
外部アドレス信号Ａ１の「Ｈ」。

ｒＬＪにかかわらず、電源■。Ｃ１外部アドレス信号入
力端子ＰＡｉ間及び外部アドレス信号入力端子Ｐ　、接
地レベル間に電流が流れない利点がある。

ｔなお、第１の実施例の半導体記憶装置の上述した欠点は
、通常時、ヒユーズ素子１１．１２双方を切断すること
でも解決できる。したがって、第２の実施例の半導体記
憶装置は、通常時に、ヒユーズ素子１１．１２双方を切
断しない場合に有効になる。

第３図は、この発明の第３の実施例である半導体記憶装
置を示す回路図である。同図に示すように、内部アドレ
ス信号線１３上に外部アドレス信号入力端子ＰＡｊから
アドレスバッファ１０にかけて、インバータ１８．ヒユ
ーズ素子１９．インバータ２０．ヒユーズ素子２１の順
に介挿されている。

ヒユーズ素子１９．インバータ２０間の内部アドレス信
号線１３上のノードＮ２に電源線２２が、ヒユーズ素子
２１．アドレスバッファ１０間のノードＮ３に電源線２
３がそれぞれ接続されている。

電源線２２は抵抗Ｒ３を介して接地されており、電源線
２３は抵抗Ｒ４を介して接地されている。

すなわちこの実施例では、両電源線２２．２３とも接地
されるとともに、ヒユーズ素子１９．２１は内部アドレ
ス信号線１３上に設けられている。

他の構成は、第１．第２の実施例と同様であるので説明
は省略する。

このように構成しても、ヒユーズ素子１９を切断するこ
とにより、内部アドレス信号線１３の電位をｒＨＪに固
定することができ、ヒユーズ素子２１を切断することに
より、内部アドレス信号線１３の電位をｒＬＪに固定す
ることができるため、第１．第２の実施例と同様の効果
を奏する。

また、第２の実施例同様、内部アドレス信号線１３上に
インバータを設けているため、通常時、外部アドレス信
号Ａ、のｒＨＪ、ｒＬＪにかかわらず、外部アドレス信
号入力端子Ｐ　、接地レベｉル間に電流が流れない利点がある。

また、第３の実施例の電源線２２．２３を抵抗Ｒ３，Ｒ
４を介して電源Ｖ。０に接続した構成の考られる。この
場合、ヒユーズ素子１９を切断することにより、内部ア
ドレス信号線１３の電位をｒＬＪに固定することができ
、ヒユーズ素子２１を切断することにより、内部アドレ
ス信号線１３の電位をｒＨＪに固定することができる。

上記した第１〜第３の実施例では電源線（１６１７，２
２，２３）上に必ず抵抗（Ｒ１，Ｒ２゜Ｒ３，Ｒ４）を
介挿している。これらの抵抗は不良メモリセル検出時に
は勿論必要であり、通常時（第１．第２の実施例では、
ヒユーズ素子１１゜１２を切断しない場合）においても
必要な素子であるが、第１．第２の実施例においては、
ヒユーズ素子１１．１２に抵抗成分が含まれていれば、
抵抗Ｒ１，Ｒ２を別途に設ける必要はない。しかしなが
ら、第３の実施例の電源線２２．２３上に設けられた抵
抗Ｒ３，Ｒ４は必要不可欠なものである。

また、この発明は、少なくとも１つの内部アドレス信号
線において、例えば第１図、第２図あるいは第３図で示
した構成にすればよく、全ての内部アドレス信号線を、
第１図、第２図あるいは第３図で示した構成にする必要
はない。

さらに、第１図〜第３図で示した構成に限定されず、電
源Ｖ。０あるいは接地レベルに接続された２つの電源線
と、電源線に接続された内部アドレス信号線上あるいは
一方の電源線上に設けられた第１のヒユーズと、電源線
に接続された内部アドレス信号線上あるいは他方の電源
線上に設けられた第２のヒユーズとを有し、第１のヒユ
ーズを切断することにより、内部アドレス信号の電位を
ｒＨＪ、ｒＬＪの一方電位に固定し、第２のヒユーズを
切断することにより、内部アドレス信号の電位をｒＨＪ
、ｒＬＪの他方電位に固定できる構成であればよい。

〔発明の効果〕

以上説明したように、この発明によれば、第１のヒユー
ズを切断すると、電源線接続内部アドレス信号線が、第
１及び第２の電源レベルのうち一方の電源レベルに設定
され、第２のヒユーズを切断すると、電源線接続内部ア
ドレス信号線が、第１及び第２の電源レベルのうち他方
の電源レベルに設定されるため、第１．第２のヒユーズ
を選択的に切断することにより、電源線接続内部アドレ
ス信号線を第１あるいは第２の電源レベルに固定するこ
とができる。その結果、集積化を損ねることなく、不良
メモリセルが存在しても有効利用が図れる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例である半導体記憶装置
の一部を示す回路図、第２図はこの発明の第２の実施例
である半導体記憶装置の一部を示す回路図、第３図はこ
の発明の第３の実施例である半導体記憶装置の一部を示
す回路図、第４図は従来の半導体記憶装置を示す概略平
面図である。図において、１１，１２，１５，１９．２１はヒユーズ
素子、１３は内部アドレス信号線、１４゜１８．２０は
インバータ、１６，１７．２２　２３は電源線、ｖＣＣ
は電源である。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）複数の外部アドレス信号入力端子と、各前記外部
アドレス信号入力端子に接続される内部アドレス信号線
と、第１の電源レベルが得られる第１の電源端子及び第２の
電源レベルが得られる第２の電源端子のうち少なくとも
一方と、前記第１あるいは第２の電源端子と前記内部アドレス信
号線の少なくとも１つとの間にそれぞれ設けられた第１
及び第２の電源線と、前記第１及び第２の電源線に接続された内部アドレス信
号線である電源線接続内部アドレス信号線上あるいは前
記第１の電源線上に設けられた第１のヒューズと、前記電源線接続内部アドレス信号線上あるいは前記第２
の電源線上に設けられた第２のヒューズとを備え、前記第１のヒューズを切断すると、前記電源線接続内部
アドレス信号線が、前記第１及び第２の電源レベルのう
ち一方の電源レベルに固定され、前記第２のヒューズを
切断すると、前記電源線接続内部アドレス信号線が、前
記第１及び第２の電源レベルのうち他方の電源レベルに
固定されることを特徴とする半導体記憶装置。