JPH02207619A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH02207619A JPH02207619A JP1029079A JP2907989A JPH02207619A JP H02207619 A JPH02207619 A JP H02207619A JP 1029079 A JP1029079 A JP 1029079A JP 2907989 A JP2907989 A JP 2907989A JP H02207619 A JPH02207619 A JP H02207619A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＡ／Ｄ変換装置に係り、特に高分解能のＡ／Ｄ
変換装置に関する。
変換装置に関する。
従来の技術
近年ディジタル機器の普及に伴い、アナログ信号とディ
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要かつ大きな影響を持つようになっている。従
来より用いられているＡ／Ｄ変換装置を第５図にその例
を示しその説明を行う。第５図に示されるＡ／Ｄ変換装
置は逐次比較型と呼ばれ、以下のように動作する。
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要かつ大きな影響を持つようになっている。従
来より用いられているＡ／Ｄ変換装置を第５図にその例
を示しその説明を行う。第５図に示されるＡ／Ｄ変換装
置は逐次比較型と呼ばれ、以下のように動作する。
■逐次比較レジスタ１０２のＭＳＢ（最上位ビット）を
ａｔ １ ＋ｓ 他を“Ｏ”にセットし、これをＤ／
Ａ変換器（以下ＤＡＣと称す）１０３に出力する。
ａｔ １ ＋ｓ 他を“Ｏ”にセットし、これをＤ／
Ａ変換器（以下ＤＡＣと称す）１０３に出力する。
■入力とＤＡＣ１０３の出力を比較器１００が比較し、
（入力）≧（ＤＡＣ出力）ならば１つ下位のビットに
“１パをセットし、 （入力）＜（ＤＡＣ出力）ならば
現在問題にしているビットを“０”にし、１つ下位のビ
ットを“１”にセットする。
（入力）≧（ＤＡＣ出力）ならば１つ下位のビットに
“１パをセットし、 （入力）＜（ＤＡＣ出力）ならば
現在問題にしているビットを“０”にし、１つ下位のビ
ットを“１”にセットする。
■１〜２をＭＳＢ−ＬＳＢ （最下位ビット）まで繰り
返す。
返す。
■逐次比較レジスタ１０２からデータを取り出しディジ
タル出力とする。
タル出力とする。
発明が解決しようとする課題
しかしながら上記のような構成では、分解能をあげるた
めにビット数を増加させると、変換時間が増加するため
、動作周波数を維持するには比較器１００及びＤＡＣ１
０３として非常に高速動作するものが要求される。しか
も下位ビットＬＳＢに近くなるほど分解能が得られず、
ＳＮ比が悪化し、かつ周辺ノイズの影響を受は易くなる
という問題点があった。本発明は上記の問題点に鑑み、
周辺ノイズの影響を受けにりく、シかもビット増加によ
る使用素子の高速化が必要ないＡ／Ｄ変換装置を提供す
るものである。
めにビット数を増加させると、変換時間が増加するため
、動作周波数を維持するには比較器１００及びＤＡＣ１
０３として非常に高速動作するものが要求される。しか
も下位ビットＬＳＢに近くなるほど分解能が得られず、
ＳＮ比が悪化し、かつ周辺ノイズの影響を受は易くなる
という問題点があった。本発明は上記の問題点に鑑み、
周辺ノイズの影響を受けにりく、シかもビット増加によ
る使用素子の高速化が必要ないＡ／Ｄ変換装置を提供す
るものである。
課題を解決するための手段
上記問題点を解決するため本発明によるＡ／Ｄ変換装置
は、アナログ信号をディジタル信号に変換する複数個の
Ａ／Ｄ変換器と、アナログ入力信号をレベルの異なる複
数の信号に変換し、前記複数個のＡ／Ｄ変換器にそれぞ
れ入力する複数個のレベル変換手段と、前記複数個のＡ
／Ｄ変換器出力を入力とし、前記入力の内の１入力を基
準入力として前記基準入力と他の入力との比率を求める
比率検出手段と、前記比率に応じて前記他の入力のレベ
ル調整を行うレベル調整装置と、前記レベル調整装置出
力及び前記基準入力よりいずれかを選択し出力する選択
手段と、前記選択手段を前記複数個のＡ／Ｄ変換器出力
のレベルに基づき前記複数の入力のレベルが所定の値を
越えると直ちに切り換え、前記複数の入力のレベルが所
定のレベル以下になると前記複数の入力のゼロクロス付
近を検出し、前記ゼロクロス付近で切り換える選択制御
手段とを備え、前記選択手段の出力をＡ／Ｄ変換出力と
するようにしたものである。
は、アナログ信号をディジタル信号に変換する複数個の
Ａ／Ｄ変換器と、アナログ入力信号をレベルの異なる複
数の信号に変換し、前記複数個のＡ／Ｄ変換器にそれぞ
れ入力する複数個のレベル変換手段と、前記複数個のＡ
／Ｄ変換器出力を入力とし、前記入力の内の１入力を基
準入力として前記基準入力と他の入力との比率を求める
比率検出手段と、前記比率に応じて前記他の入力のレベ
ル調整を行うレベル調整装置と、前記レベル調整装置出
力及び前記基準入力よりいずれかを選択し出力する選択
手段と、前記選択手段を前記複数個のＡ／Ｄ変換器出力
のレベルに基づき前記複数の入力のレベルが所定の値を
越えると直ちに切り換え、前記複数の入力のレベルが所
定のレベル以下になると前記複数の入力のゼロクロス付
近を検出し、前記ゼロクロス付近で切り換える選択制御
手段とを備え、前記選択手段の出力をＡ／Ｄ変換出力と
するようにしたものである。
作用
上記のように高入力レベルと低入力レベルとでそれぞれ
専用にＡ／Ｄ変換器を備え、低入力レベルはレベル増幅
した後、Ａ／Ｄ変換することにより分解能を上げ、それ
ぞれのディジタル出力の吠態によってディジタル的に切
り換えて用いるようにしたため、周囲のノイズの影響゛
を受けにくく、また、ディジタル的に切り換えを行うた
め切り換えに伴うノイズの影響を受けることなく高分解
能のＡ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて
実現することが出来、しかも使用する素子の動作速度は
従来通りでよいものである。しかも信号の切り換えを波
形のレベルが大きくなった時には直ちに、波形のレベル
が小さくなった時にはゼロクロス付近で切り換えるよう
にしたため、波形１周期内での切り換えが発生せず、波
形切り換えに伴う波形不連続の影響もほとんど発生しな
い。
専用にＡ／Ｄ変換器を備え、低入力レベルはレベル増幅
した後、Ａ／Ｄ変換することにより分解能を上げ、それ
ぞれのディジタル出力の吠態によってディジタル的に切
り換えて用いるようにしたため、周囲のノイズの影響゛
を受けにくく、また、ディジタル的に切り換えを行うた
め切り換えに伴うノイズの影響を受けることなく高分解
能のＡ／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて
実現することが出来、しかも使用する素子の動作速度は
従来通りでよいものである。しかも信号の切り換えを波
形のレベルが大きくなった時には直ちに、波形のレベル
が小さくなった時にはゼロクロス付近で切り換えるよう
にしたため、波形１周期内での切り換えが発生せず、波
形切り換えに伴う波形不連続の影響もほとんど発生しな
い。
実施例
以下図面に基づき本発明の説明を行う。
第１図は本発明によるＡ／Ｄ変換装置の概略を示すブロ
ック図である。この図を説明すると、１は増幅器であり
、アナログ入力を増幅する。ここでは利得約２４ｄＢの
ものを用いている。２，３はほぼ特性のそろったＡ／Ｄ
変換器（以下ＡＤＣと称す）であり、アナログ信号をデ
ィジタル信号に変換する。ここでは１８ビツト分解能の
ものを用いている。なお、通常Ａ／Ｄ変換器にはオフセ
ットが発生するが、ここではそのオフセットレベルはゼ
ロ、或は除去されているものとして考える。
ック図である。この図を説明すると、１は増幅器であり
、アナログ入力を増幅する。ここでは利得約２４ｄＢの
ものを用いている。２，３はほぼ特性のそろったＡ／Ｄ
変換器（以下ＡＤＣと称す）であり、アナログ信号をデ
ィジタル信号に変換する。ここでは１８ビツト分解能の
ものを用いている。なお、通常Ａ／Ｄ変換器にはオフセ
ットが発生するが、ここではそのオフセットレベルはゼ
ロ、或は除去されているものとして考える。
５は乗算器であり、入力Ｘ、Ｙに与えられた各１６ビツ
トのデータの乗算を行い、乗算結果の上位２１ビツトの
内の最下位ビットを四捨五入し、上位２０ビツトを出力
する。６はレベル検出器であり、ＡＤＣ２出力の絶対値
が一定の値を超えると“１”を出力する。ここでは入力
が±３１７４４を超えると“１”を出力するようになっ
ている。
トのデータの乗算を行い、乗算結果の上位２１ビツトの
内の最下位ビットを四捨五入し、上位２０ビツトを出力
する。６はレベル検出器であり、ＡＤＣ２出力の絶対値
が一定の値を超えると“１”を出力する。ここでは入力
が±３１７４４を超えると“１”を出力するようになっ
ている。
７は比率検出器であり、レベル検出器６をモニタしなが
らＡＤＣ２の出力が±３１７４４以内の時のＡＤＣ２，
３から出力されるデータの比較を行い、その比率を計算
し１６ビツトデータとして出力する。８はセレクタであ
り、端子Ｃに与えられる制御信号が“１”ならば端子Ａ
に与えられる信号を出力し、端子Ｃに与えられる制御信
号が“０”ならば端子Ｂに与えられる信号を出力する。
らＡＤＣ２の出力が±３１７４４以内の時のＡＤＣ２，
３から出力されるデータの比較を行い、その比率を計算
し１６ビツトデータとして出力する。８はセレクタであ
り、端子Ｃに与えられる制御信号が“１”ならば端子Ａ
に与えられる信号を出力し、端子Ｃに与えられる制御信
号が“０”ならば端子Ｂに与えられる信号を出力する。
端子Ａは２０ビツト入力であるが、端子Ｂは１６ビツト
入力であり、端子Ｂに与えられたデータを出力する時に
は、そのデータの符号ビットを上位４ビツトに付は加え
ることにより２０ビツト出力としている。９はセレクタ
制御回路であり、レベル検出器６の出力に基づきセレク
タ８の制御を行う。
入力であり、端子Ｂに与えられたデータを出力する時に
は、そのデータの符号ビットを上位４ビツトに付は加え
ることにより２０ビツト出力としている。９はセレクタ
制御回路であり、レベル検出器６の出力に基づきセレク
タ８の制御を行う。
１１は低域通過フィルタ（以下ＬＰＦと称す）でＡＤＣ
２，３に入力される信号の帯域制限を行う。
２，３に入力される信号の帯域制限を行う。
次に第１図の動作を説明する。ＬＰＦＩＩによって帯域
制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ２
には増幅器１によって２４ｄＢ増幅されて与えられる。
制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ２
には増幅器１によって２４ｄＢ増幅されて与えられる。
ＡＤＣ２，３の特性がほぼそろっているのでＡＤＣ２か
らはＡＤＣ３に比べて約１６倍の値が出力されているこ
とになる。しかし、高振幅のアナログ入力が与えられる
とＡＤＣ２はオーバーフローＬ、、ＡＤＣ３のみが正常
に動作する。レベル検出器６がＡＤＣ２がオーバーフロ
ーしていないことを検出している時、比率検出器７がこ
の時のＡＤＣ２，３による出力の比率を正確に求める。
らはＡＤＣ３に比べて約１６倍の値が出力されているこ
とになる。しかし、高振幅のアナログ入力が与えられる
とＡＤＣ２はオーバーフローＬ、、ＡＤＣ３のみが正常
に動作する。レベル検出器６がＡＤＣ２がオーバーフロ
ーしていないことを検出している時、比率検出器７がこ
の時のＡＤＣ２，３による出力の比率を正確に求める。
ここで、比率検出器７による比率の算出方法としては、
ＡＤＣ２の出力の値をＡＤＣ３の出力の値で割った商を
求めても良いが、例えばＡＤＣ３の出力が“０００００
１００００００００００”の時のＡＤＣ２における出力
を記憶するようにしてもよい。比率検出器７にて得られ
た値を乗算器５を用いてＡＤＣ３の出力値に乗算するよ
うにしているため、乗算器５の出力は、ＡＤＣ２の出力
と同じ値となる。この乗算器５出力とＡＤＣ２出力をセ
レクタ８を用いセレクタ制御回路９の出力に基づいて切
り換えるようにしている。ここでセレクタ制御回路９の
動作について詳しく説明する。
ＡＤＣ２の出力の値をＡＤＣ３の出力の値で割った商を
求めても良いが、例えばＡＤＣ３の出力が“０００００
１００００００００００”の時のＡＤＣ２における出力
を記憶するようにしてもよい。比率検出器７にて得られ
た値を乗算器５を用いてＡＤＣ３の出力値に乗算するよ
うにしているため、乗算器５の出力は、ＡＤＣ２の出力
と同じ値となる。この乗算器５出力とＡＤＣ２出力をセ
レクタ８を用いセレクタ制御回路９の出力に基づいて切
り換えるようにしている。ここでセレクタ制御回路９の
動作について詳しく説明する。
第２図は第１図におけるセレクタ制御回路９の具体例を
示すブロック図である。この図を説明すると、２０はＤ
フリップフロップ、２１はリセット付のＤフリップフロ
ップである。Ｄフリップフロップ２０にはクロック信号
ＣＬＫが与えられており、ここでは１００ｋＨｚのクロ
ック信号を用いている。２２は排他的論理和（以下ＦＯ
Ｒゲートと称す）である。
示すブロック図である。この図を説明すると、２０はＤ
フリップフロップ、２１はリセット付のＤフリップフロ
ップである。Ｄフリップフロップ２０にはクロック信号
ＣＬＫが与えられており、ここでは１００ｋＨｚのクロ
ック信号を用いている。２２は排他的論理和（以下ＦＯ
Ｒゲートと称す）である。
次に第２図の動作について第１図、第３図と共に説明す
る。セレクタ制御回路９の端子ＣにはＡＤＣ２出力の最
上位ビット（以下ＭＳＢと称す）が与えられている。Ｄ
フリップフロップ２０によってこの信号が遅延されて亡
ＯＲゲート２２の他方の入力に与えられる。このためＥ
ＯＲゲート２２の出力はＡＤＣ２出力のＭＳＢが反転す
るごとにパルス信号を出力する。ここで、ＡＤＣ２出力
のＭＳＢはＡＤＣ２出力の符号と一致し、しかも符号の
反転は、当然のことながらゼロの近傍で生じる。つまり
、ＥＯＲゲート２２はＡＤＣ２出力がゼロ近傍を通過す
るごとにパルス信号を発生している。一方、ＡＤＣ２の
出力が閾値Ｖ ’ｖより小さくなると、レベル検出器６
の出力が“′１”から“０“に変換する（第３図（Ｂ）
の時刻ｔｌＩ）。レベル検出器６の出力は端子Ａを介し
てＤフリップフロップ２１のリセット端子Ｒに与えられ
ており、リセットが解除されるため、ＥＯＲゲート２２
の出力によりＡＤＣ２出力のゼロクロス近傍でＤフリッ
プフロップ２１の出力端子回が“１°”から“Ｏ”に反
転する（第３図（Ｃ）の時刻１＋）。
る。セレクタ制御回路９の端子ＣにはＡＤＣ２出力の最
上位ビット（以下ＭＳＢと称す）が与えられている。Ｄ
フリップフロップ２０によってこの信号が遅延されて亡
ＯＲゲート２２の他方の入力に与えられる。このためＥ
ＯＲゲート２２の出力はＡＤＣ２出力のＭＳＢが反転す
るごとにパルス信号を出力する。ここで、ＡＤＣ２出力
のＭＳＢはＡＤＣ２出力の符号と一致し、しかも符号の
反転は、当然のことながらゼロの近傍で生じる。つまり
、ＥＯＲゲート２２はＡＤＣ２出力がゼロ近傍を通過す
るごとにパルス信号を発生している。一方、ＡＤＣ２の
出力が閾値Ｖ ’ｖより小さくなると、レベル検出器６
の出力が“′１”から“０“に変換する（第３図（Ｂ）
の時刻ｔｌＩ）。レベル検出器６の出力は端子Ａを介し
てＤフリップフロップ２１のリセット端子Ｒに与えられ
ており、リセットが解除されるため、ＥＯＲゲート２２
の出力によりＡＤＣ２出力のゼロクロス近傍でＤフリッ
プフロップ２１の出力端子回が“１°”から“Ｏ”に反
転する（第３図（Ｃ）の時刻１＋）。
次いで、閾値ＶＴより大きなレベルの信号がレベル検出
器６に入力されると、レベル検出器６の出力は直ちに“
１″になるため（第３図（Ｂ）の時刻ｔ２）、Ｄフリッ
プフロップ２１はリセットされ、Ｑ出力は直ちに”１°
°になる（第３図（Ｃ）の時刻ｔ２）。この信号がセレ
クタ８に与えられ、セレクタ８は、入力されているアナ
ログ信号の信号振幅が大きいときには直接Ａ／Ｄ変換を
行ってこれを出力し、アナログ信号の信号振幅が小くな
ると増幅器１によって信号振幅を増幅してＡ／Ｄ変換を
行っているＡＤＣ２の出力をゼロクロスを検出してこの
時点からこれを出力するようにしている。
器６に入力されると、レベル検出器６の出力は直ちに“
１″になるため（第３図（Ｂ）の時刻ｔ２）、Ｄフリッ
プフロップ２１はリセットされ、Ｑ出力は直ちに”１°
°になる（第３図（Ｃ）の時刻ｔ２）。この信号がセレ
クタ８に与えられ、セレクタ８は、入力されているアナ
ログ信号の信号振幅が大きいときには直接Ａ／Ｄ変換を
行ってこれを出力し、アナログ信号の信号振幅が小くな
ると増幅器１によって信号振幅を増幅してＡ／Ｄ変換を
行っているＡＤＣ２の出力をゼロクロスを検出してこの
時点からこれを出力するようにしている。
以下、時刻ｔ４〜ｔ７においても同様の動作をする。
第４図はセレクタ制御回路９の他の実施例である。この
実施例では、セレクタ制御回路９は入力としてＡＤＣ２
出力の上位１２ビツトを取り込んでいる。８０はオール
０検出器であり、入力信号がすべて“０”であるとき“
１”を出力するもので、例えば１２入力のＮＯＲゲート
がこれに相当する。３１はオール１検出器であり、入力
信号がすべて“１”であるとき“１”を出力するもので
例えば１２入力のＡＮＤゲートがこれに相当する。
実施例では、セレクタ制御回路９は入力としてＡＤＣ２
出力の上位１２ビツトを取り込んでいる。８０はオール
０検出器であり、入力信号がすべて“０”であるとき“
１”を出力するもので、例えば１２入力のＮＯＲゲート
がこれに相当する。３１はオール１検出器であり、入力
信号がすべて“１”であるとき“１”を出力するもので
例えば１２入力のＡＮＤゲートがこれに相当する。
３２はＯＲゲートである。この図を説明すると、ＡＤＣ
２出力の上位１２ビツトがすべて“１′°または“０”
の時ＯＲゲート３２が“１”を出力する。これによりＡ
ＤＣ２出力が−１６〜＋１５の時つまり、ＡＤＣ２出力
がゼロ近傍になるとにＯＲゲート３２が“１”を出力す
る。ＯＲゲート３２の出力がＤフリップフロップ２１に
与えられており、以下第２図の場合と同様にして制御信
号が発生される。
２出力の上位１２ビツトがすべて“１′°または“０”
の時ＯＲゲート３２が“１”を出力する。これによりＡ
ＤＣ２出力が−１６〜＋１５の時つまり、ＡＤＣ２出力
がゼロ近傍になるとにＯＲゲート３２が“１”を出力す
る。ＯＲゲート３２の出力がＤフリップフロップ２１に
与えられており、以下第２図の場合と同様にして制御信
号が発生される。
第４図においては必ずしもＡＤＣ２出力がゼロを交差せ
ずとも制御信号が反転するが、逆にゼロを交差してもそ
のときの値が−１６〜＋１５の範囲にないと反転せず、
そのような信号が現われるまで待ってから反転動作が行
われる。つまり、確実にアナログ信号の入力レベルが小
さな値の時にセレクタ８による切り換えが行われるもの
である。
ずとも制御信号が反転するが、逆にゼロを交差してもそ
のときの値が−１６〜＋１５の範囲にないと反転せず、
そのような信号が現われるまで待ってから反転動作が行
われる。つまり、確実にアナログ信号の入力レベルが小
さな値の時にセレクタ８による切り換えが行われるもの
である。
以上のようにセレクタ８による切り換えの際の動作を行
うことにより、信号振幅が大きい時に１周期の間で繁雑
に切り換えが行われるということが無くなり、切り換え
による波形の不連続等の問題が少ないゼロクロス付近で
切り換えるようにしているので切り換えの際の歪の発生
を抑えることが出来、アナログ入力の信号振幅の大小に
関わりなく高分解能でＡ／Ｄ変換を行うことが出来る。
うことにより、信号振幅が大きい時に１周期の間で繁雑
に切り換えが行われるということが無くなり、切り換え
による波形の不連続等の問題が少ないゼロクロス付近で
切り換えるようにしているので切り換えの際の歪の発生
を抑えることが出来、アナログ入力の信号振幅の大小に
関わりなく高分解能でＡ／Ｄ変換を行うことが出来る。
また、通常アナログの増幅器１としては高性能のものを
容易に得ることが出来るため、このように構成すること
により、増幅器１の利得をあまり問題にすることなく、
またＡＤＣ２，３の感度がそろっていなくとも安定して
高ビツト高分解能のＡ／Ｄ変換装置を得ることが出来る
。またＡ／Ｄ変換器としても必ずしも高分解能のものを
用いる必要はなく、動作速度も従来通りのもので良い。
容易に得ることが出来るため、このように構成すること
により、増幅器１の利得をあまり問題にすることなく、
またＡＤＣ２，３の感度がそろっていなくとも安定して
高ビツト高分解能のＡ／Ｄ変換装置を得ることが出来る
。またＡ／Ｄ変換器としても必ずしも高分解能のものを
用いる必要はなく、動作速度も従来通りのもので良い。
また、増幅器１の利得をどれだけにするかでＡ／Ｄ変換
装置の出力を何ビットにするかが決まるため、必要に応
じて増幅器１の利得を変更することにより出力のビット
数を変更することが出来る。また、出力の切り換え等は
すべてディジタル的な操作で行われるため、これに伴う
ノイズやクリック音の影響も無い。
装置の出力を何ビットにするかが決まるため、必要に応
じて増幅器１の利得を変更することにより出力のビット
数を変更することが出来る。また、出力の切り換え等は
すべてディジタル的な操作で行われるため、これに伴う
ノイズやクリック音の影響も無い。
なお、以上の実施例においては、アナログ入力を増幅し
てＡＤＣ２に入力するようにしているが、ＡＤＣ２に対
しては直接入力し、ＡＤＣ３に対して減衰器を用いて減
衰させた信号を入力するようにしても良いものである。
てＡＤＣ２に入力するようにしているが、ＡＤＣ２に対
しては直接入力し、ＡＤＣ３に対して減衰器を用いて減
衰させた信号を入力するようにしても良いものである。
また、Ａ／Ｄ変換器についても上記の実施例では２個を
用いているが３個以上のＡ／Ｄ変換器を用い、各々に異
なったレベルのアナログ入力を加えるようにしても良い
。
用いているが３個以上のＡ／Ｄ変換器を用い、各々に異
なったレベルのアナログ入力を加えるようにしても良い
。
発明の効果
以上述べたように本発明は、アナログ信号をディジタル
信号に変換する複数個のＡ／Ｄ変換器と、アナログ入力
信号をレベルの異なる複数の信号に変換し前記複数個の
Ａ／Ｄ変換器にそれぞれ入力する複数個のレベル変換手
段と、前記複数個のＡ／Ｄ変換器出力を入力とし前記入
力の内の１入力を基準入力として前記基準入力と他の入
力との比率を求める比率検出手段と、前記比率に応じて
前記他の入力のレベル調整を行うレベル調整装置と、前
記レベル調整装置出力及び前記基準入力よりいずれかを
選択し出力する選択手段と、前記選択手段を前記複数個
のＡ／Ｄ変換器出力のレベルに基づき前記複数の入力の
レベルが所定の値を越えると直ちに切り換え、前記複数
の入力のレベルが所定のレベル以下になると前記複数の
入力のゼロクロス付近を検出し前記ゼロクロス付近で切
り換える選択制御手段とを備え、前記選択手段の出力を
Ａ／Ｄ変換出力としたことにより、アナログ信号レベル
が小さい時は大振幅のアナログ信号に増幅した後にＡ／
Ｄ変換することが出来るため、分解能を高く保つことが
出来、また周囲のノイズの影響を受けにくくできる。ま
た、ディジタル的に切り換えを行うため切り換えに伴う
ノイズ、の影響を受けることなく高分解能のＡ／Ｄ変換
装置を低分解能のＡ／Ｄ変換器を用いて実現することが
出来、しかも使用する素子の動作速度は従来通りでよい
ものである。しかも信号の切り換えを波形のレベルが大
きくなった時には直ちに、波形のレベルが小さくなった
時にはゼロクロス付近で切り換えるようにしたため、切
り換え箇所に伴う波形不連続の影響もほとんど発生しな
い。
信号に変換する複数個のＡ／Ｄ変換器と、アナログ入力
信号をレベルの異なる複数の信号に変換し前記複数個の
Ａ／Ｄ変換器にそれぞれ入力する複数個のレベル変換手
段と、前記複数個のＡ／Ｄ変換器出力を入力とし前記入
力の内の１入力を基準入力として前記基準入力と他の入
力との比率を求める比率検出手段と、前記比率に応じて
前記他の入力のレベル調整を行うレベル調整装置と、前
記レベル調整装置出力及び前記基準入力よりいずれかを
選択し出力する選択手段と、前記選択手段を前記複数個
のＡ／Ｄ変換器出力のレベルに基づき前記複数の入力の
レベルが所定の値を越えると直ちに切り換え、前記複数
の入力のレベルが所定のレベル以下になると前記複数の
入力のゼロクロス付近を検出し前記ゼロクロス付近で切
り換える選択制御手段とを備え、前記選択手段の出力を
Ａ／Ｄ変換出力としたことにより、アナログ信号レベル
が小さい時は大振幅のアナログ信号に増幅した後にＡ／
Ｄ変換することが出来るため、分解能を高く保つことが
出来、また周囲のノイズの影響を受けにくくできる。ま
た、ディジタル的に切り換えを行うため切り換えに伴う
ノイズ、の影響を受けることなく高分解能のＡ／Ｄ変換
装置を低分解能のＡ／Ｄ変換器を用いて実現することが
出来、しかも使用する素子の動作速度は従来通りでよい
ものである。しかも信号の切り換えを波形のレベルが大
きくなった時には直ちに、波形のレベルが小さくなった
時にはゼロクロス付近で切り換えるようにしたため、切
り換え箇所に伴う波形不連続の影響もほとんど発生しな
い。
第１図は本発明によるＡ／Ｄ変換装置の実施例を示すブ
ロック図、第２図は第１図におけるセレクタ制御回路９
の詳細図、第３図は本発明によるＡ／Ｄ変換装置の動作
を説明するための波形図、第４図はセレクタ制御回路９
の他の実施例を示す詳細図、第５図は従来より用いられ
るＡ／Ｄ変換器を示すブロック図である。 １・・・増幅器、２，３・・・Ａ／Ｄ変換器、５・・・
乗算器、 ６・・・レベル検出器、 ７・・・比率
検出器、 ８・・・セレクタ、 ９・・・セレクタ
制御回路、１１・・・低域通過フィルタ 代理人の氏名 弁理士 粟野 重量 他１名第 図 ごｔＥＥ？”Ｑ＼”−ｎｌ
ロック図、第２図は第１図におけるセレクタ制御回路９
の詳細図、第３図は本発明によるＡ／Ｄ変換装置の動作
を説明するための波形図、第４図はセレクタ制御回路９
の他の実施例を示す詳細図、第５図は従来より用いられ
るＡ／Ｄ変換器を示すブロック図である。 １・・・増幅器、２，３・・・Ａ／Ｄ変換器、５・・・
乗算器、 ６・・・レベル検出器、 ７・・・比率
検出器、 ８・・・セレクタ、 ９・・・セレクタ
制御回路、１１・・・低域通過フィルタ 代理人の氏名 弁理士 粟野 重量 他１名第 図 ごｔＥＥ？”Ｑ＼”−ｎｌ
Claims (1)
- （１）アナログ信号をディジタル信号に変換する複数個
のＡ／Ｄ変換器と、アナログ入力信号をレベルの異なる
複数の信号に変換し、前記複数個のＡ／Ｄ変換器にそれ
ぞれ入力する複数個のレベル変換手段と、前記複数個の
Ａ／Ｄ変換器出力を入力とし、前記入力の内の１入力を
基準入力として前記基準入力と他の入力との比率を求め
る比率検出手段と、前記比率に応じて前記他の入力のレ
ベル調整を行うレベル調整装置と、前記レベル調整装置
出力及び前記基準入力よりいずれかを選択し出力する選
択手段と前記選択手段を前記複数個のＡ／Ｄ変換器出力
のレベルに基づき前記複数の入力のレベルが所定の値を
越えると直ちに切り換え、前記複数の入力のレベルが所
定のレベル以下になると前記複数の入力のゼロクロス付
近を検出し、前記ゼロクロス付近で切り換える選択制御
手段とを備え、前記選択手段の出力をＡ／Ｄ変換出力と
することを特徴とするＡ／Ｄ変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029079A JPH02207619A (ja) | 1989-02-08 | 1989-02-08 | Ａ／ｄ変換装置 |
| US07/380,355 US5006851A (en) | 1988-07-18 | 1989-07-17 | Analog-to-digital converting system |
| DE68926411T DE68926411T2 (de) | 1988-07-18 | 1989-07-18 | Analog-Digitalwandlersystem |
| EP89113169A EP0351788B1 (en) | 1988-07-18 | 1989-07-18 | Analog-to-digital converting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029079A JPH02207619A (ja) | 1989-02-08 | 1989-02-08 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02207619A true JPH02207619A (ja) | 1990-08-17 |
Family
ID=12266335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029079A Pending JPH02207619A (ja) | 1988-07-18 | 1989-02-08 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02207619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172824A (ja) * | 1990-11-07 | 1992-06-19 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| KR100678672B1 (ko) * | 2000-01-29 | 2007-02-05 | 삼성전자주식회사 | 아날로그/디지털 변환기의 분해능 향상 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS5941640U (ja) * | 1982-09-09 | 1984-03-17 | 三菱自動車工業株式会社 | エンジン構造 |
-
1989
- 1989-02-08 JP JP1029079A patent/JPH02207619A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS5941640U (ja) * | 1982-09-09 | 1984-03-17 | 三菱自動車工業株式会社 | エンジン構造 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172824A (ja) * | 1990-11-07 | 1992-06-19 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| KR100678672B1 (ko) * | 2000-01-29 | 2007-02-05 | 삼성전자주식회사 | 아날로그/디지털 변환기의 분해능 향상 장치 |
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