JPH02238718A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH02238718A JPH02238718A JP1059902A JP5990289A JPH02238718A JP H02238718 A JPH02238718 A JP H02238718A JP 1059902 A JP1059902 A JP 1059902A JP 5990289 A JP5990289 A JP 5990289A JP H02238718 A JPH02238718 A JP H02238718A
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- input
- inputs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＡ／Ｄ変換装置に係り、特に高分解能のＡ／Ｄ
変換装置に関する。
変換装置に関する。
従来の技術
近年ディジタル機器の普及に伴い、アナログ信号とディ
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要な大きな影響を持つようになっている。従来
より用いられているＡ／Ｄ変換装置を第５図にその例を
示しその説明を行う。
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要な大きな影響を持つようになっている。従来
より用いられているＡ／Ｄ変換装置を第５図にその例を
示しその説明を行う。
第５図に示されるＡ／Ｄ変換装置は逐次比較型と呼ばれ
、以下のように動作する。
、以下のように動作する。
（１）逐次比較レジスタ１０２のＭＳＢ（最上位ビット
）を“１” 他を“０”にセットし、これをＤ／Ａ変換
器（以下ｒＤＡＣＪと称す）１０３に出力する。
）を“１” 他を“０”にセットし、これをＤ／Ａ変換
器（以下ｒＤＡＣＪと称す）１０３に出力する。
（２）入力とＤＡＣ １ ０ ３の出力を比較器１００
が比較し、｛入力｝≧｛ＤＡＣ出力｝ならば１つ下位の
ビットに“１”をセットし、｛入力｝＜（ＤＡＣ出力｝
ならば現在問題にしているビットを“Ｏ”にし、１つ下
位のビットを“１”にセットする。
が比較し、｛入力｝≧｛ＤＡＣ出力｝ならば１つ下位の
ビットに“１”をセットし、｛入力｝＜（ＤＡＣ出力｝
ならば現在問題にしているビットを“Ｏ”にし、１つ下
位のビットを“１”にセットする。
（３）１〜２をＭＳＢ−ＬＳＢ（最下位ビット）まで繰
り返す。
り返す。
（４）逐次比較レジスタ１０２からデータを取り出しデ
ィジタル出力とする。
ィジタル出力とする。
発明が解決しようとする課題
しかしながら上記のような構成では、分解能をあげるた
めにビット数を増加させると、変換時間が増加するため
、動作周波数を維持するには比較器１００及びＤＡＣ１
０３として非常に高速動作するものが要求される。しか
もＬＳＢに近くなるほど直線性が悪くなり、かつ、周辺
ノイズの影響を受け易くなるという問題点があった。
めにビット数を増加させると、変換時間が増加するため
、動作周波数を維持するには比較器１００及びＤＡＣ１
０３として非常に高速動作するものが要求される。しか
もＬＳＢに近くなるほど直線性が悪くなり、かつ、周辺
ノイズの影響を受け易くなるという問題点があった。
本発明は上記の問題点に鑑み、周辺ノイズの影響を受け
にクク、シかもビット増加による使用素子の高速化が必
要ないＡ／Ｄ変換装置を提供するものである。
にクク、シかもビット増加による使用素子の高速化が必
要ないＡ／Ｄ変換装置を提供するものである。
課題を解決するための手段
上記の課題を解決するため本発明によるＡ／Ｄ変換装置
は、 アナログ信号をディジタル信号に変換する複数個のＡ／
Ｄ変換器と、 アナログ入力信号をレベルの異なる複数の信号に変換し
、前記複数個のＡ／Ｄ変換器にそれぞれ入力するレベル
変換手段と、 前記複数個のＡ／Ｄ変換器出力を入力とし、前記入力の
内の１入力を基準入力として前記基準入力と他の入力と
の比率を求める比率検出手段と、前記比率に応じて前記
他の入力のレベル調整を行うレベル調整装置と、 前記レベル調整装置出力及び前記基準入力よりいずれか
を選択的に切り換えて出力するようにし、前記複数個の
Ａ／Ｄ変換器出力のレベルに基づき、前記複数の入力の
レベルが所定の値を越えると直ちに切り換え動作を行い
、前記複数の入力のレベルが所定のレベル以下になると
一定の時間が経過した後に前記複数の入力のゼロクロス
付近を検出し、前記ゼロクロス付近で切り換え動作を行
う選択手段とを備え、 前記選択手段の出力をＡ／Ｄ変換出力とするようにした
ものである。
は、 アナログ信号をディジタル信号に変換する複数個のＡ／
Ｄ変換器と、 アナログ入力信号をレベルの異なる複数の信号に変換し
、前記複数個のＡ／Ｄ変換器にそれぞれ入力するレベル
変換手段と、 前記複数個のＡ／Ｄ変換器出力を入力とし、前記入力の
内の１入力を基準入力として前記基準入力と他の入力と
の比率を求める比率検出手段と、前記比率に応じて前記
他の入力のレベル調整を行うレベル調整装置と、 前記レベル調整装置出力及び前記基準入力よりいずれか
を選択的に切り換えて出力するようにし、前記複数個の
Ａ／Ｄ変換器出力のレベルに基づき、前記複数の入力の
レベルが所定の値を越えると直ちに切り換え動作を行い
、前記複数の入力のレベルが所定のレベル以下になると
一定の時間が経過した後に前記複数の入力のゼロクロス
付近を検出し、前記ゼロクロス付近で切り換え動作を行
う選択手段とを備え、 前記選択手段の出力をＡ／Ｄ変換出力とするようにした
ものである。
作用
上記のように高入力レベルと低入力レベルに対応させた
それぞれ専用のＡ／Ｄ変換器を備え、それぞれのディジ
タル出力の状態によってディジタル的に切り換えて用い
るようにしたため、周囲のノイズの影響を受けにクく、
また、ディジタル的に切り換えを行うため切り換えに伴
うノイズの影響を受け４ことなく、高分解能のＡ／Ｄ変
換装置を低分解能のＡ／Ｄ変換器を用いて実現すること
が出来、しかも使用する素子の動作速度は従来通りでよ
いものである。しかも信号の切り換えを波形のレベルが
大きくなった時には直ちに、波形のレベルが小さくなっ
た時には一定の時間が経過した後にゼロクロス付近で切
り換えるようにしたため、波形１周期内での切り換えが
発生せず、かつ、切り換えが小振幅の箇所で行なわれる
ために切り換えに伴う波形不連続もほとんど発生しない
。
それぞれ専用のＡ／Ｄ変換器を備え、それぞれのディジ
タル出力の状態によってディジタル的に切り換えて用い
るようにしたため、周囲のノイズの影響を受けにクく、
また、ディジタル的に切り換えを行うため切り換えに伴
うノイズの影響を受け４ことなく、高分解能のＡ／Ｄ変
換装置を低分解能のＡ／Ｄ変換器を用いて実現すること
が出来、しかも使用する素子の動作速度は従来通りでよ
いものである。しかも信号の切り換えを波形のレベルが
大きくなった時には直ちに、波形のレベルが小さくなっ
た時には一定の時間が経過した後にゼロクロス付近で切
り換えるようにしたため、波形１周期内での切り換えが
発生せず、かつ、切り換えが小振幅の箇所で行なわれる
ために切り換えに伴う波形不連続もほとんど発生しない
。
実施例
以下図面に基づき本発明の説明を行う。
第１図は本発明によるＡ／Ｄ変換装置の概略を示すブロ
ック図である。この図を説明すると、１は増幅器であり
、アナログ入力を増幅する。ここでは利得約２４ｄＢの
ものを用いている。．２，３はほぼ特性のそろったＡ／
Ｄ変換器（以下ｒＡＤｃＪと称す）であり、アナログ信
号をディジタル信号に変換する。ここでは１６ビット分
解能のものを用いている。なお、通常Ａ／Ｄ変換器には
オフセットが発生するが、ここではそのオフセットレベ
ルはゼロ、或は除去されているものとして考える。
ック図である。この図を説明すると、１は増幅器であり
、アナログ入力を増幅する。ここでは利得約２４ｄＢの
ものを用いている。．２，３はほぼ特性のそろったＡ／
Ｄ変換器（以下ｒＡＤｃＪと称す）であり、アナログ信
号をディジタル信号に変換する。ここでは１６ビット分
解能のものを用いている。なお、通常Ａ／Ｄ変換器には
オフセットが発生するが、ここではそのオフセットレベ
ルはゼロ、或は除去されているものとして考える。
５は乗算器であり、入力Ｘ， Ｙに与えられた各１８
ビットのデータの乗算を行い、乗算結果の上位２１ビッ
トの内の最下位を四捨五入し、上位２０ビットを出力す
る。８はレベル検出器であり、ＡＤＣ２出力の絶対値が
一定の値を超えると“１”を出力する。ここでは入力が
±３１７４４を超えると“１″を出力するようになって
いる。７は比率検出器であり、レベル検出器６をモニタ
しなからＡＤＣ２の出力が±３１７４４以内の時のＡＤ
Ｃ２，３から出力されるデータの比較を行い、その比率
を計算し１６ビットデータとして出力する。
ビットのデータの乗算を行い、乗算結果の上位２１ビッ
トの内の最下位を四捨五入し、上位２０ビットを出力す
る。８はレベル検出器であり、ＡＤＣ２出力の絶対値が
一定の値を超えると“１”を出力する。ここでは入力が
±３１７４４を超えると“１″を出力するようになって
いる。７は比率検出器であり、レベル検出器６をモニタ
しなからＡＤＣ２の出力が±３１７４４以内の時のＡＤ
Ｃ２，３から出力されるデータの比較を行い、その比率
を計算し１６ビットデータとして出力する。
８はセレクタであり、端子Ｃに与えられる制御信号が“
１”ならば端子Ａに与えられる信号を出力し、端子Ｃに
与えられる制御信号が“０′”ならば端子Ｂに与えられ
る信号を出力する。端子Ａは２０ピット入力であるが、
端子Ｂは１６ビット入力であり、端子Ｂに与えられたデ
ータを出力する時には、そのデータの符号ビットを上位
４ビットに付け加えることにより２０ビット出力として
いる。
１”ならば端子Ａに与えられる信号を出力し、端子Ｃに
与えられる制御信号が“０′”ならば端子Ｂに与えられ
る信号を出力する。端子Ａは２０ピット入力であるが、
端子Ｂは１６ビット入力であり、端子Ｂに与えられたデ
ータを出力する時には、そのデータの符号ビットを上位
４ビットに付け加えることにより２０ビット出力として
いる。
θはセレクタ制御回路であり、レベル検出器６の出力に
基づきセレクタ８の制御を行う。１１は低域通過フィル
タ（以下ｒＬＰＦＪと称す）でＡＤＣ２，３に入力され
る信号の帯域制限を行う。
基づきセレクタ８の制御を行う。１１は低域通過フィル
タ（以下ｒＬＰＦＪと称す）でＡＤＣ２，３に入力され
る信号の帯域制限を行う。
次に第１図の動作を説明する。ＬＰＦＩＩによって帯域
制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ２
には増幅器１によって２４ｄＢ増幅されて与えられる。
制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ２
には増幅器１によって２４ｄＢ増幅されて与えられる。
ＡＤＣ２．３の特性がほぼそろっているのでＡＤＣ２か
らはＡＤＣ３に比べて約１６倍の値が出力されているこ
とになる。しかし、逆に高振幅のアナログ入力が与えら
れるとＡＤＣ２はオーバーフローＬ、ＡＤＣ３のみが正
常に動作する。レベル検出器６がＡＤＣ２がオーバーフ
ローしていないことを検出し、比率検出器７がこの時の
ＡＤＣ２．３による出力の比率を正確に求める。ここで
、比率検出器７による比率の算出方法としては、ＡＤＣ
２の出力の値をＡＤＣ３の出力の値で割った商を求めて
も良いが、例えばＡＤＣ３の出力が“００００ ０１０
０ ００００ ００００”の時のＡＤＣ２における出力
を記憶するようにしてもよい。比率検出器７にて得られ
た値を乗算器５を用いてＡＤＣ３の出力値に乗算するよ
うにしているため、乗算器５の出力は、ＡＤＣ２の出力
と同じ値となる。この乗算器５出力とＡＤＣ２出力をセ
レクタ８を用いセレクタ制御回路９の出力に基づいて切
り換えるようにしている。ここでセレクタ制御回路９の
動作について詳しく説明する。
らはＡＤＣ３に比べて約１６倍の値が出力されているこ
とになる。しかし、逆に高振幅のアナログ入力が与えら
れるとＡＤＣ２はオーバーフローＬ、ＡＤＣ３のみが正
常に動作する。レベル検出器６がＡＤＣ２がオーバーフ
ローしていないことを検出し、比率検出器７がこの時の
ＡＤＣ２．３による出力の比率を正確に求める。ここで
、比率検出器７による比率の算出方法としては、ＡＤＣ
２の出力の値をＡＤＣ３の出力の値で割った商を求めて
も良いが、例えばＡＤＣ３の出力が“００００ ０１０
０ ００００ ００００”の時のＡＤＣ２における出力
を記憶するようにしてもよい。比率検出器７にて得られ
た値を乗算器５を用いてＡＤＣ３の出力値に乗算するよ
うにしているため、乗算器５の出力は、ＡＤＣ２の出力
と同じ値となる。この乗算器５出力とＡＤＣ２出力をセ
レクタ８を用いセレクタ制御回路９の出力に基づいて切
り換えるようにしている。ここでセレクタ制御回路９の
動作について詳しく説明する。
第２図は第１図におけるセレクタ制御回路８の具体例を
示すブロック図である。この図を説明すると、２０はカ
ウンタであり、リセット端子Ｒが“０”の時端子Ｃより
入力されるクロック信号ＣＬＫをカウントする。ここで
は７ビットのカウンタとなっており、クロックとして４
ｋＨｚのパルスを入力している。また、リセット端子Ｒ
に“ｌ”が与えられるとカウンタはリセットされる。２
１はＤフリップフロップでカウンタ２０同様クロック信
号ＣＬＫが与えられている。２３．２４はリセット付の
Ｄフリップフロップである。２２は排他的論理和（以下
ｒＥＯＲＪゲートと称す）である。
示すブロック図である。この図を説明すると、２０はカ
ウンタであり、リセット端子Ｒが“０”の時端子Ｃより
入力されるクロック信号ＣＬＫをカウントする。ここで
は７ビットのカウンタとなっており、クロックとして４
ｋＨｚのパルスを入力している。また、リセット端子Ｒ
に“ｌ”が与えられるとカウンタはリセットされる。２
１はＤフリップフロップでカウンタ２０同様クロック信
号ＣＬＫが与えられている。２３．２４はリセット付の
Ｄフリップフロップである。２２は排他的論理和（以下
ｒＥＯＲＪゲートと称す）である。
次に第２図の動作について第１図，第３図と共に説明す
る。セレクタ制御回路９の端子ＣにはＡＤＣ２出力の最
上位ビット（以下ｒＭＳＢＪと称す）が与えられている
。Ｄフリップフロップ２１によってこの信号が遅延され
てＦＯＲゲート２２の他方の入力に与えられる。このた
めＦＯＲゲート２２の出力はＡＤＣ２出力のＭＳＢが反
転するごとにパルス信号を出力する。ここで、ＡＤＣ２
出力のＭＳＢはＡＤＣ２出力の符号と一致し、しかも符
号の反転は、当然のことながらゼロの近傍で生じる。つ
まり、ＥＯＲゲート２２はＡＤＣ２出力がゼロクロスす
るごとにパルス信号を発生している。
る。セレクタ制御回路９の端子ＣにはＡＤＣ２出力の最
上位ビット（以下ｒＭＳＢＪと称す）が与えられている
。Ｄフリップフロップ２１によってこの信号が遅延され
てＦＯＲゲート２２の他方の入力に与えられる。このた
めＦＯＲゲート２２の出力はＡＤＣ２出力のＭＳＢが反
転するごとにパルス信号を出力する。ここで、ＡＤＣ２
出力のＭＳＢはＡＤＣ２出力の符号と一致し、しかも符
号の反転は、当然のことながらゼロの近傍で生じる。つ
まり、ＥＯＲゲート２２はＡＤＣ２出力がゼロクロスす
るごとにパルス信号を発生している。
一方、ＡＤＣ２の出力が閾値Ｖｔより小さくなると、レ
ベル検出器６の出力が“１”から“Ｏ”に反転する（第
３図（Ｂ）の時刻ｔ●）。レベル検出器６の出力はカウ
ンタ２０及びＤフリップフロップ２３のリセット端子Ｒ
に与えられているため、これらのリセットが解除され、
カウンタ２０はクロック信号ＣＬＫのカウントを開始す
る。Ｄフリップフロップ２４のリセット端子ＲにＤフリ
ップフロップ２３の端子Ｑ出力“１”が与えられている
ので、この時点ではまだリセット吠態である。よってＤ
フリップフロップ２４の端子Ｑは“１”即ち、セレクタ
制御回路９の出力Ｙは“１”である（第３図（Ｃ）の時
刻ｔｓ）。カウンタ２０は７ビットのカウンタであるの
で、クロック信号ＣＬＫを１２８回カウントすると端子
Ｑは“１”になる。
ベル検出器６の出力が“１”から“Ｏ”に反転する（第
３図（Ｂ）の時刻ｔ●）。レベル検出器６の出力はカウ
ンタ２０及びＤフリップフロップ２３のリセット端子Ｒ
に与えられているため、これらのリセットが解除され、
カウンタ２０はクロック信号ＣＬＫのカウントを開始す
る。Ｄフリップフロップ２４のリセット端子ＲにＤフリ
ップフロップ２３の端子Ｑ出力“１”が与えられている
ので、この時点ではまだリセット吠態である。よってＤ
フリップフロップ２４の端子Ｑは“１”即ち、セレクタ
制御回路９の出力Ｙは“１”である（第３図（Ｃ）の時
刻ｔｓ）。カウンタ２０は７ビットのカウンタであるの
で、クロック信号ＣＬＫを１２８回カウントすると端子
Ｑは“１”になる。
故にＤフリップフロップ２３の出力端子Ｑが“１”から
“０”に変化する（第３図（Ｃ）の時刻１＋）。
“０”に変化する（第３図（Ｃ）の時刻１＋）。
ここではクロック信号ＣＬＫは４ｋＨｚであるので、Ａ
ＤＣ２の出力が閾値Ｖｖより小さくなった後３２ｍｓで
Ｄフリップフロップ２３の端子Ｑが“１”から“０”へ
変化する。
ＤＣ２の出力が閾値Ｖｖより小さくなった後３２ｍｓで
Ｄフリップフロップ２３の端子Ｑが“１”から“０”へ
変化する。
この時点でＤフリップフロップ２４のリセットが解除さ
れ、リセット解除後の最初のゼロクロス点く第３図（Ａ
）の時刻ｔ ２ ） テＥ Ｏ Ｒ ケ− ｝ ２ ２
カらパルス信号出力され、Ｄフリップフロップ２４の
端子Ｑが“１”から“０”に反転する（第３図（Ｃ）の
時刻ｔｔ）。即ち、セレクタ制御回路９はＡＤＣ２の出
力が閾値Ｖｙより小さくなってから３２■Ｓ後の最初の
ゼロクロス点で出力Ｙが“１”から“Ｏ”へ反転する。
れ、リセット解除後の最初のゼロクロス点く第３図（Ａ
）の時刻ｔ ２ ） テＥ Ｏ Ｒ ケ− ｝ ２ ２
カらパルス信号出力され、Ｄフリップフロップ２４の
端子Ｑが“１”から“０”に反転する（第３図（Ｃ）の
時刻ｔｔ）。即ち、セレクタ制御回路９はＡＤＣ２の出
力が閾値Ｖｙより小さくなってから３２■Ｓ後の最初の
ゼロクロス点で出力Ｙが“１”から“Ｏ”へ反転する。
次いで、閾値Ｖｙより大きなレベルの信号がレベル検出
器６に入力されると、レベル検出器６の出力は直ちに“
１”になるため（第３図（Ｂ）の時刻ｔ３）、カウンタ
２０及びＤフリップフロツプ２３がリセットされ、Ｑ出
力は直ちに“１”になる。
器６に入力されると、レベル検出器６の出力は直ちに“
１”になるため（第３図（Ｂ）の時刻ｔ３）、カウンタ
２０及びＤフリップフロツプ２３がリセットされ、Ｑ出
力は直ちに“１”になる。
これによりＤフリップフロップ２４もリセットされ、そ
のＱ出力も直ちに“１”になる（第３図（Ｃ）の時刻ｔ
ｓ）。次いで、レベル検出器６の入力が閾値ＶＴ以下に
なると（第３図（Ａ）の時刻ｔａ）、この時点からカウ
ンタ２０がカウント動作を開始するが、３２ｍｓ経過す
る以前に再び閾値ＶＴを超える値が入力される（第３図
（Ａ）の時刻ｔｓ）と、カウンタ２０はリセットされ、
セレクタ制御回路９の出力Ｙは“１”を保持する。つま
り、連続して３２ｍｓ以上閾値Ｖｖ以下の信号がＡＤＣ
２から出力されないとセレクタ制御回路９による切り換
え動作が行われないものである。
のＱ出力も直ちに“１”になる（第３図（Ｃ）の時刻ｔ
ｓ）。次いで、レベル検出器６の入力が閾値ＶＴ以下に
なると（第３図（Ａ）の時刻ｔａ）、この時点からカウ
ンタ２０がカウント動作を開始するが、３２ｍｓ経過す
る以前に再び閾値ＶＴを超える値が入力される（第３図
（Ａ）の時刻ｔｓ）と、カウンタ２０はリセットされ、
セレクタ制御回路９の出力Ｙは“１”を保持する。つま
り、連続して３２ｍｓ以上閾値Ｖｖ以下の信号がＡＤＣ
２から出力されないとセレクタ制御回路９による切り換
え動作が行われないものである。
第４図はセレクタ制御回路９の他の実施例である。この
実施例では、セレクタ制御回路９は入力としてＡＤＣ２
出力の上位１２ビットを取り込んでいる。３０はオール
０検出器であり、入力信号がすべて“０”であるとき“
１”を出力するもので、例えば１２入力のＮＯＲゲート
がこれに相当する。３１はオール１検出器出、入力信号
がすべて“１”であるとき“１”を出力するもので、例
えば１２入力のＡＮＤゲートがこれに相当する。
実施例では、セレクタ制御回路９は入力としてＡＤＣ２
出力の上位１２ビットを取り込んでいる。３０はオール
０検出器であり、入力信号がすべて“０”であるとき“
１”を出力するもので、例えば１２入力のＮＯＲゲート
がこれに相当する。３１はオール１検出器出、入力信号
がすべて“１”であるとき“１”を出力するもので、例
えば１２入力のＡＮＤゲートがこれに相当する。
３２はＯＲゲートである。この図を説明すると、ＡＤＣ
２出力の上位１２ビットがすべて“１”または“０”の
時ＯＲゲート３２が“１”を出力する。これによりＡＤ
Ｃ２出力が−１６〜＋１５の時つまり、ＡＤＣ２出力が
ゼロ近傍になるとにＯＲゲート３２が“１”を出力する
。ＯＲゲート３２の出力はＤフリップフロップ２４に与
えられており、第２図の場合と同様、セレクタ制御回路
９の出力Ｙは、ＡＤＣ２出力が閾値ＶＴ以下になったと
きはその時点から３２ｍｓ経過して後の最初のゼロクロ
ス近傍で“１”から“０”に、ＡＤＣ２出力が閾値Ｖ▼
以上になったときは直ちに“０”から“１”に反転する
。
２出力の上位１２ビットがすべて“１”または“０”の
時ＯＲゲート３２が“１”を出力する。これによりＡＤ
Ｃ２出力が−１６〜＋１５の時つまり、ＡＤＣ２出力が
ゼロ近傍になるとにＯＲゲート３２が“１”を出力する
。ＯＲゲート３２の出力はＤフリップフロップ２４に与
えられており、第２図の場合と同様、セレクタ制御回路
９の出力Ｙは、ＡＤＣ２出力が閾値ＶＴ以下になったと
きはその時点から３２ｍｓ経過して後の最初のゼロクロ
ス近傍で“１”から“０”に、ＡＤＣ２出力が閾値Ｖ▼
以上になったときは直ちに“０”から“１”に反転する
。
第４図においてはＡＤＣ２出力が一定値以下になれば必
ずしもゼロを交差せずともセレクタ制御信号が反転する
が、逆にゼロを交差してもそのときの値が−１８〜＋１
５の範囲にないと反転せず、そのような信号が現われる
まで待ってから反転動作が行われる。つまり、確実に小
さな値の時にセレクタ８による切り換えが行われるもの
である。
ずしもゼロを交差せずともセレクタ制御信号が反転する
が、逆にゼロを交差してもそのときの値が−１８〜＋１
５の範囲にないと反転せず、そのような信号が現われる
まで待ってから反転動作が行われる。つまり、確実に小
さな値の時にセレクタ８による切り換えが行われるもの
である。
このようにしてセレクタ８は、入力されているアナログ
信号の信号振幅が小さい領域では増幅器１によって信号
振幅を増幅してＡ／Ｄ変換を行ってこれを出力し、アナ
ログ信号の信号振幅が大きい領域では直接Ａ／Ｄ変換を
行ってこれを出力するようにし、この際の切り換え動作
を上記のように行うことにより、信号振幅が大きい時に
１周期の間で繁雑に切り換えが行われるということが無
くなり、切り換えによる波形の不連続発生頻度が大幅に
軽減され、しかも切り換えによる波形の不連続等の問題
が少ないゼロクロス付近で切り換えるようにしているの
で、切り換えの際の歪の発生それ自体もを抑えることが
出来、アナログ入力の信号振幅の大小に関わりなく高分
解能でＡ／Ｄ変換を行うことが出来る。また、通常アナ
ログの増幅器１としては高性能のものを容易に得ること
が出来るため、このように構成することにより、増幅器
１の利得をあまり問題にすることなく、また、ＡＤＣ２
．３の感度がそろっていなくとも安定して高ビット高分
解能のＡ／Ｄ変換装置を得ることが出来る。またＡ／Ｄ
変換器としても必ずしも高分解能のものを用いる必要は
なく、動作速度も従来通りのもので良い。また、増幅器
１の利得をどれだけにするかでＡ／Ｄ変換装置の出力を
何ビットにするかが決まるため、必要に応じて増幅器１
の利得を変化させることにより出力のビット数を変化さ
せることが出来る。また、出力の切り換え等はすべてデ
ィジタル的な操作で行われるため、これに伴うノイズや
クリック音の影響も無い。
信号の信号振幅が小さい領域では増幅器１によって信号
振幅を増幅してＡ／Ｄ変換を行ってこれを出力し、アナ
ログ信号の信号振幅が大きい領域では直接Ａ／Ｄ変換を
行ってこれを出力するようにし、この際の切り換え動作
を上記のように行うことにより、信号振幅が大きい時に
１周期の間で繁雑に切り換えが行われるということが無
くなり、切り換えによる波形の不連続発生頻度が大幅に
軽減され、しかも切り換えによる波形の不連続等の問題
が少ないゼロクロス付近で切り換えるようにしているの
で、切り換えの際の歪の発生それ自体もを抑えることが
出来、アナログ入力の信号振幅の大小に関わりなく高分
解能でＡ／Ｄ変換を行うことが出来る。また、通常アナ
ログの増幅器１としては高性能のものを容易に得ること
が出来るため、このように構成することにより、増幅器
１の利得をあまり問題にすることなく、また、ＡＤＣ２
．３の感度がそろっていなくとも安定して高ビット高分
解能のＡ／Ｄ変換装置を得ることが出来る。またＡ／Ｄ
変換器としても必ずしも高分解能のものを用いる必要は
なく、動作速度も従来通りのもので良い。また、増幅器
１の利得をどれだけにするかでＡ／Ｄ変換装置の出力を
何ビットにするかが決まるため、必要に応じて増幅器１
の利得を変化させることにより出力のビット数を変化さ
せることが出来る。また、出力の切り換え等はすべてデ
ィジタル的な操作で行われるため、これに伴うノイズや
クリック音の影響も無い。
なお、以上の実施例においては、アナログ入力を増幅し
てＡＤＣ２に入力するようにしているが、ＡＤＣ２に対
しては直接入力し、ＡＤＣ３に対して減衰器を用いて減
衰させた信号を入力するようにしても良いものである。
てＡＤＣ２に入力するようにしているが、ＡＤＣ２に対
しては直接入力し、ＡＤＣ３に対して減衰器を用いて減
衰させた信号を入力するようにしても良いものである。
また、Ａ／Ｄ変換器についても上記の実施例では２個を
用いているが３個以上のＡ／Ｄ変換器を用い、各々に異
なったレベルのアナログ入力を加えるようにしても良い
。
用いているが３個以上のＡ／Ｄ変換器を用い、各々に異
なったレベルのアナログ入力を加えるようにしても良い
。
また、セレクタ制御回路９における時定数（第３図（Ｃ
）におけるＴ）を３２■Ｓとしたが、無論更に長＜Ｌ１
００ｍｓ程度にしても良く、第４図におけるゼロ近傍を
検出する範囲についても＋１５〜−１６以外でも良いこ
とはいうまでもない。
）におけるＴ）を３２■Ｓとしたが、無論更に長＜Ｌ１
００ｍｓ程度にしても良く、第４図におけるゼロ近傍を
検出する範囲についても＋１５〜−１６以外でも良いこ
とはいうまでもない。
発明の効果
以上のべたように本発明は、入力されるアナログ記号の
レベルに応じてＡ／Ｄ変換器を使い分けるようにし、小
レベルの領域ではレベル変換手段を通し増幅した出力を
Ａ／Ｄ変換して出力し、大レベルの領域では直接Ａ／Ｄ
変換した出力に比率検出手段で求めた比率を乗じて出力
する構成とし、これらの出力を選択手段によりＡ／Ｄ変
換された記号のレベルに応じて選択的に切り換えて出力
するようにし、かつ、Ａ／Ｄ変換出力レベル所定の値を
越えたら直ちに切り換え、所定の値以下になったら所定
時間後のゼクロス近傍で切り換えるようにしたため、ア
ナログ信号レベルが小さくても、大振幅のアナログ信号
にしてＡ／Ｄ変換することが出来るため、直線性が良く
、かつ、周囲のノイズの影響を受けに＜＜、また、ディ
ジタル的に切り換えを行うため切り換えに伴うノイズの
影響を受けることなく高分解能のＡ／Ｄ変換装置を低分
解能のＡ／Ｄ変換器を用いて実現することが出来、しか
も使用する素子の動作速度は従来通りでよいものである
。しかも信号の切り換えを波形のレベルが大きくなった
時には直ちに、波形のレベルが小さくなった時には一定
の時間が経過した後にゼロクロス付近で切り換えるよう
にしたため、波形１周期内での切り換えが発生せず、切
り換え箇所が小振幅の箇所であるために切り換えに伴う
波形不連続もほとんど発生しない。
レベルに応じてＡ／Ｄ変換器を使い分けるようにし、小
レベルの領域ではレベル変換手段を通し増幅した出力を
Ａ／Ｄ変換して出力し、大レベルの領域では直接Ａ／Ｄ
変換した出力に比率検出手段で求めた比率を乗じて出力
する構成とし、これらの出力を選択手段によりＡ／Ｄ変
換された記号のレベルに応じて選択的に切り換えて出力
するようにし、かつ、Ａ／Ｄ変換出力レベル所定の値を
越えたら直ちに切り換え、所定の値以下になったら所定
時間後のゼクロス近傍で切り換えるようにしたため、ア
ナログ信号レベルが小さくても、大振幅のアナログ信号
にしてＡ／Ｄ変換することが出来るため、直線性が良く
、かつ、周囲のノイズの影響を受けに＜＜、また、ディ
ジタル的に切り換えを行うため切り換えに伴うノイズの
影響を受けることなく高分解能のＡ／Ｄ変換装置を低分
解能のＡ／Ｄ変換器を用いて実現することが出来、しか
も使用する素子の動作速度は従来通りでよいものである
。しかも信号の切り換えを波形のレベルが大きくなった
時には直ちに、波形のレベルが小さくなった時には一定
の時間が経過した後にゼロクロス付近で切り換えるよう
にしたため、波形１周期内での切り換えが発生せず、切
り換え箇所が小振幅の箇所であるために切り換えに伴う
波形不連続もほとんど発生しない。
第１図は本発明によるＡ／Ｄ変換装置の実施例を表すブ
ロック図、第２図は第１図におけるセレクタ制御回路９
の詳細図、第３図は本発明によるＡ／Ｄ変換装置の動作
を説明するための波形図、第４図はセレクタ制御回路９
の他の実施例を示す詳細図、第５図は従来より用いられ
るＡ／Ｄ変換器を表すブロック図である。 １・・・増幅器、２．３・・・Ａ／Ｄ変換器、５・・・
乗算器、 ６・・・レベル検出器、 ７・・・比率
検出器、 ８・・・セレクタ、 ９・・・セレクタ
制御回路、１１・・・低域通過フィルタ。 代理人の氏名 弁理士 粟野 重孝 はか１名トトロト
〈ｑ 第 図 Ｌ ＋ − − − 一− 一−
− ７こ一竺 図 第 図 ディじデル日力
ロック図、第２図は第１図におけるセレクタ制御回路９
の詳細図、第３図は本発明によるＡ／Ｄ変換装置の動作
を説明するための波形図、第４図はセレクタ制御回路９
の他の実施例を示す詳細図、第５図は従来より用いられ
るＡ／Ｄ変換器を表すブロック図である。 １・・・増幅器、２．３・・・Ａ／Ｄ変換器、５・・・
乗算器、 ６・・・レベル検出器、 ７・・・比率
検出器、 ８・・・セレクタ、 ９・・・セレクタ
制御回路、１１・・・低域通過フィルタ。 代理人の氏名 弁理士 粟野 重孝 はか１名トトロト
〈ｑ 第 図 Ｌ ＋ − − − 一− 一−
− ７こ一竺 図 第 図 ディじデル日力
Claims (1)
- （１）アナログ信号をディジタル信号に変換する複数個
のＡ／Ｄ変換器と、 アナログ入力信号をレベルの異なる複数の信号に変換し
、前記複数個のＡ／Ｄ変換器にそれぞれ入力するレベル
変換手段と、 前記複数個のＡ／Ｄ変換器出力を入力とし、前記入力の
内の１入力を基準入力として前記基準入力と他の入力と
の比率を求める比率検出手段と、前記比率に応じて前記
他の入力のレベル調整を行うレベル調整装置と、 前記レベル調整装置出力及び前記基準入力よりいずれか
を選択的に切り換えて出力するようにし、前記複数個の
Ａ／Ｄ変換器出力のレベルに基づき、前記複数の入力の
レベルが所定の値を越えると直ちに切り換え動作を行い
、前記複数の入力のレベルが所定のレベル以下になると
一定の時間が経過した後に前記複数の入力のゼロクロス
付近を検出し、前記ゼロクロス付近で切り換え動作を行
う選択手段とを備え、 前記選択手段の出力をＡ／Ｄ変換出力とすることを特徴
とするＡ／Ｄ変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059902A JPH02238718A (ja) | 1989-03-13 | 1989-03-13 | Ａ／ｄ変換装置 |
| US07/380,355 US5006851A (en) | 1988-07-18 | 1989-07-17 | Analog-to-digital converting system |
| DE68926411T DE68926411T2 (de) | 1988-07-18 | 1989-07-18 | Analog-Digitalwandlersystem |
| EP89113169A EP0351788B1 (en) | 1988-07-18 | 1989-07-18 | Analog-to-digital converting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059902A JPH02238718A (ja) | 1989-03-13 | 1989-03-13 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238718A true JPH02238718A (ja) | 1990-09-21 |
Family
ID=13126515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059902A Pending JPH02238718A (ja) | 1988-07-18 | 1989-03-13 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238718A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819011A (ja) * | 1981-07-28 | 1983-02-03 | Nec Corp | デジタルａｇｃ回路 |
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS5941640U (ja) * | 1982-09-09 | 1984-03-17 | 三菱自動車工業株式会社 | エンジン構造 |
-
1989
- 1989-03-13 JP JP1059902A patent/JPH02238718A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819011A (ja) * | 1981-07-28 | 1983-02-03 | Nec Corp | デジタルａｇｃ回路 |
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS5941640U (ja) * | 1982-09-09 | 1984-03-17 | 三菱自動車工業株式会社 | エンジン構造 |
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