JPH02209018A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH02209018A JPH02209018A JP1030534A JP3053489A JPH02209018A JP H02209018 A JPH02209018 A JP H02209018A JP 1030534 A JP1030534 A JP 1030534A JP 3053489 A JP3053489 A JP 3053489A JP H02209018 A JPH02209018 A JP H02209018A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＡ／Ｄ変換装置に係り、特に高分解能のＡ／Ｄ
変換装置に関する。
変換装置に関する。
従来の技術
近年ディジタル機器の普及に伴い、アナログ信号とディ
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要かつ大きな影響を持つようになっている。従
来より用いられているＡ／Ｄ変換装置を第４図にその例
を示しその説明を行う。第４図に示されるＡ／Ｄ変換装
置は逐次比較型と呼ばれ、以下のように動作する。
ジタル信号のインターフェースであるＡ／Ｄ変換装置の
性能が重要かつ大きな影響を持つようになっている。従
来より用いられているＡ／Ｄ変換装置を第４図にその例
を示しその説明を行う。第４図に示されるＡ／Ｄ変換装
置は逐次比較型と呼ばれ、以下のように動作する。
■逐次比較レジスタ１０２のＭＳＢ（最上位ビット）を
１” 他を“０”にセットし、これをＤ／Ａ変換器（以
下ＤＡＣと称す）１０３に出力する。
１” 他を“０”にセットし、これをＤ／Ａ変換器（以
下ＤＡＣと称す）１０３に出力する。
■入力とＤＡＣ１０３の出力を比較器１００が比較し、
（入力）≧（ＤＡＣ出力）ならば１つ下位のビットに“
１”１をセットし、 （入力）＜（ＤＡＣ出力）ならば
現在問題にしているビットを“０”にし、１つ下位のビ
ットを“１”にセットする。
（入力）≧（ＤＡＣ出力）ならば１つ下位のビットに“
１”１をセットし、 （入力）＜（ＤＡＣ出力）ならば
現在問題にしているビットを“０”にし、１つ下位のビ
ットを“１”にセットする。
■１〜２をＭＳＢ−ＬＳＢ （最下位ビット）まで繰り
返す。
返す。
■逐次比較レジスタ１０２からデータを取り出しディジ
タル出力とする。
タル出力とする。
発明が解決しようとする課題
しかしながら上記のような構成では、分解能をあげるた
めにビット数を増加させると、変換時間が増加するため
、動作周波数を維持するには比較器１００及びＤＡＣ１
０３として非常に高速動作するものが要求される。しか
も下位ピッ）ＬＳＨに近くなるほど分解能が得られず、
ＳＮ比が悪化し、かつ周辺ノイズの影響を受は易くなる
という問題点があった。本発明は上記の問題点に鑑み、
周辺ノイズの影響を受けにくり、シかもビット増加によ
る使用素子の高速化が必要ないＡ／Ｄ変換装置を提供す
るものである。
めにビット数を増加させると、変換時間が増加するため
、動作周波数を維持するには比較器１００及びＤＡＣ１
０３として非常に高速動作するものが要求される。しか
も下位ピッ）ＬＳＨに近くなるほど分解能が得られず、
ＳＮ比が悪化し、かつ周辺ノイズの影響を受は易くなる
という問題点があった。本発明は上記の問題点に鑑み、
周辺ノイズの影響を受けにくり、シかもビット増加によ
る使用素子の高速化が必要ないＡ／Ｄ変換装置を提供す
るものである。
課題を解決するための手段
上記問題点を解決するため本発明によるＡ／Ｄ変換装置
は、アナログ信号をディジタル信号に変換する複数個の
Ａ／Ｄ変換器と、アナログ入力信号をレベルの異なる複
数の信号に変換し、前記複数個のＡ／Ｄ変換器にそれぞ
れ入力するレベル変換手段と、前記複数個のＡ／Ｄ変換
器出力を入力とし、前記入力の内の１入力を基準入力と
して前記基準入力と他の入力との比率を求める比率検出
手段と、前記比率に応じて前記他の入力のレベル調整を
行うレベル調整装置と、前記レベル調整装置出力及び前
記基準入力よりいずれかを選択し出力する選択手段と、
前記選択手段を前記複数個のＡ／Ｄ変換器出力のレベル
に基づと、前記複数の入力のレベルが所定の値を越える
と直ちに切り換え、前記複数の入力のレベルが所定゛の
レベル以下になると一定の時間が経過した後切り換える
選択制御手段とを備え、前記選択手段の出力をＡ／Ｄ変
換出力ととするようにしたものである。
は、アナログ信号をディジタル信号に変換する複数個の
Ａ／Ｄ変換器と、アナログ入力信号をレベルの異なる複
数の信号に変換し、前記複数個のＡ／Ｄ変換器にそれぞ
れ入力するレベル変換手段と、前記複数個のＡ／Ｄ変換
器出力を入力とし、前記入力の内の１入力を基準入力と
して前記基準入力と他の入力との比率を求める比率検出
手段と、前記比率に応じて前記他の入力のレベル調整を
行うレベル調整装置と、前記レベル調整装置出力及び前
記基準入力よりいずれかを選択し出力する選択手段と、
前記選択手段を前記複数個のＡ／Ｄ変換器出力のレベル
に基づと、前記複数の入力のレベルが所定の値を越える
と直ちに切り換え、前記複数の入力のレベルが所定゛の
レベル以下になると一定の時間が経過した後切り換える
選択制御手段とを備え、前記選択手段の出力をＡ／Ｄ変
換出力ととするようにしたものである。
作用
上記のように高入力レベルと低入力レベルとでそれぞれ
専用にＡ／Ｄ変換器を備え、低入力レベルはレベル増幅
した後Ａ／Ｄ変換することにより分解能を上げ、それぞ
れのディジタル出力の状態によってディジタル的に切り
換えて用いるようにしたため、周囲のノイズの影響を受
けに＜（、またディジタル的に切り換えを行うため切り
換えに伴うノイズの影響を受けることなく高分解能のＡ
／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて実現す
ることが出来、しかも使用する素子の動作速度は従来通
りでよいものである。しかも信号の切り換えを波形のレ
ベルが大きくなった時には直ちに、波形のレベルが小さ
くなった時には一定の時間が経過した後に切り換えるた
め、波形１周期内での切り換えがほとんど発生せず、切
り換えに伴う波形不連続の影響もほとんど発生しない。
専用にＡ／Ｄ変換器を備え、低入力レベルはレベル増幅
した後Ａ／Ｄ変換することにより分解能を上げ、それぞ
れのディジタル出力の状態によってディジタル的に切り
換えて用いるようにしたため、周囲のノイズの影響を受
けに＜（、またディジタル的に切り換えを行うため切り
換えに伴うノイズの影響を受けることなく高分解能のＡ
／Ｄ変換装置を低分解能のＡ／Ｄ変換器を用いて実現す
ることが出来、しかも使用する素子の動作速度は従来通
りでよいものである。しかも信号の切り換えを波形のレ
ベルが大きくなった時には直ちに、波形のレベルが小さ
くなった時には一定の時間が経過した後に切り換えるた
め、波形１周期内での切り換えがほとんど発生せず、切
り換えに伴う波形不連続の影響もほとんど発生しない。
実施例
以下図面に基づき本発明の説明を行う。
第１図は本発明によるＡ／Ｄ変換装置の概略を示すブロ
ック図である。この図を説明すると、１は増幅器であり
、アナログ入力を増幅する。ここでは利得約２４ｄＢの
ものを用いている。２，３はほぼ特性のそろったＡ／Ｄ
変換器（以下ＡＤＣと称す）であり、アナログ信号をデ
ィジタル信号に変換する。ここでは１８ビツト分解能の
ものを用いている。なお、通常Ａ／Ｄ変換器にはオフセ
ットが発生するが、ここではそのオフセットレベルはゼ
ロ、或は除去されているものとして考える。
ック図である。この図を説明すると、１は増幅器であり
、アナログ入力を増幅する。ここでは利得約２４ｄＢの
ものを用いている。２，３はほぼ特性のそろったＡ／Ｄ
変換器（以下ＡＤＣと称す）であり、アナログ信号をデ
ィジタル信号に変換する。ここでは１８ビツト分解能の
ものを用いている。なお、通常Ａ／Ｄ変換器にはオフセ
ットが発生するが、ここではそのオフセットレベルはゼ
ロ、或は除去されているものとして考える。
５は乗算器であり、入力Ｘ、 Ｙに与えられた各１６
ビツトのデータの乗算を行い、乗算結果の上位２１ビツ
トの内の最下位ビットを四捨五入し、上位２０ビツトを
出力する。６はレベル検出器であり、ＡＤＣ２出力の絶
対値が一定の値を超えると“１”を出力する。ここでは
入力が±３１７４４を超えると１１１ ＩＩを出力する
ようになっている。
ビツトのデータの乗算を行い、乗算結果の上位２１ビツ
トの内の最下位ビットを四捨五入し、上位２０ビツトを
出力する。６はレベル検出器であり、ＡＤＣ２出力の絶
対値が一定の値を超えると“１”を出力する。ここでは
入力が±３１７４４を超えると１１１ ＩＩを出力する
ようになっている。
７は比率検出器であり、レベル検出器６をモニタしなか
らＡＤＣ２の出力が±３１７４４以内の時のＡＤＣ２，
３から出力されるデータの比較を行い、その比率を計算
し１６ビツトデータとして出力する。８はセレクタであ
り、端子Ｃに与えられる制御信号が“１”ならば端子Ａ
に与えられる信号を出力し、端子Ｃに与えられる制御信
号が“Ｏ１″ならば端子Ｂに与えられる信号を出力する
。端子Ａは２０ビツト入力であるが、端子Ｂは１６ビツ
ト入力であり、端子Ｂに与えられたデータを出力する時
には、そのデータの符号ビットを上位４ビツトに付は加
えることにより２０ビツト出力としている。９はセレク
タ制御回路であり、レベル検出器６の出力に基づきセレ
クタ８の制御を行う。
らＡＤＣ２の出力が±３１７４４以内の時のＡＤＣ２，
３から出力されるデータの比較を行い、その比率を計算
し１６ビツトデータとして出力する。８はセレクタであ
り、端子Ｃに与えられる制御信号が“１”ならば端子Ａ
に与えられる信号を出力し、端子Ｃに与えられる制御信
号が“Ｏ１″ならば端子Ｂに与えられる信号を出力する
。端子Ａは２０ビツト入力であるが、端子Ｂは１６ビツ
ト入力であり、端子Ｂに与えられたデータを出力する時
には、そのデータの符号ビットを上位４ビツトに付は加
えることにより２０ビツト出力としている。９はセレク
タ制御回路であり、レベル検出器６の出力に基づきセレ
クタ８の制御を行う。
１１は低域通過フィルタ（以下ＬＰＦと称す）でＡＤＣ
２，３に入力される信号の帯域制限を行う。
２，３に入力される信号の帯域制限を行う。
次に第１図の動作を説明する。ＬＰＦｌｌによって帯域
制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ２
には増幅器１によって２４ｄＢ増幅されて与えられる。
制限されたアナログ入力がＡＤＣ３には直接、ＡＤＣ２
には増幅器１によって２４ｄＢ増幅されて与えられる。
ＡＤＣ２，３の特性がほぼそろっているのでＡＤＣ２か
らはＡＤＣ３に比べて約１６倍の値が出力されているこ
とになる。しかし、高振幅のアナログ入力が与えられる
とＡＤＣ２はオーバーフローし、ＡＤＣ３のみが正常に
動作する。レベル検出器６がＡＤＣ２がオーバーフロー
していないことを検出している時、比率検出器７がこの
時のＡＤＣ２，３による出力の比率を正確に求める。こ
こで、比率検出器７による比率の算出方法としては、Ａ
ＤＣ２の出力の値をＡＤＣ３の出力の値で割った商を求
めても良いが、例えばＡＤＣ３の出力が“０００００１
００００００００００”の時のＡＤＣ２における出力を
記憶するようにしてもよい。比率検出器７にて得られた
値を乗算器５を用いてＡＤＣ３の出力値に乗算するよう
にしているため、乗算器５の出力は、ＡＤＣ２の出力と
同じ値となる。この乗算器５出力とＡＤＣ２出力をセレ
クタ８を用いセレクタ制御回路９の出力に基づいて切り
換えるようにしている。ここでセレクタ制御回路９の動
作について詳しく説明する。
らはＡＤＣ３に比べて約１６倍の値が出力されているこ
とになる。しかし、高振幅のアナログ入力が与えられる
とＡＤＣ２はオーバーフローし、ＡＤＣ３のみが正常に
動作する。レベル検出器６がＡＤＣ２がオーバーフロー
していないことを検出している時、比率検出器７がこの
時のＡＤＣ２，３による出力の比率を正確に求める。こ
こで、比率検出器７による比率の算出方法としては、Ａ
ＤＣ２の出力の値をＡＤＣ３の出力の値で割った商を求
めても良いが、例えばＡＤＣ３の出力が“０００００１
００００００００００”の時のＡＤＣ２における出力を
記憶するようにしてもよい。比率検出器７にて得られた
値を乗算器５を用いてＡＤＣ３の出力値に乗算するよう
にしているため、乗算器５の出力は、ＡＤＣ２の出力と
同じ値となる。この乗算器５出力とＡＤＣ２出力をセレ
クタ８を用いセレクタ制御回路９の出力に基づいて切り
換えるようにしている。ここでセレクタ制御回路９の動
作について詳しく説明する。
第２図は第１図におけるセレクタ制御回路９の具体例を
示すブロック図である。この図を説明すると、２０はカ
ウンタであり、リセット端子Ｒが“０”の時端子Ｃより
入力されるクロック信号をカウントする。ここでは７ビ
ツトのカウンタとなっており、クロックとして４ｋＨｚ
のパルスを入力している。また、リセット端子Ｒに“１
°ゝが与えられるとカウンタはリセットされる。２１は
リセット付りフリヅプフロップである。
示すブロック図である。この図を説明すると、２０はカ
ウンタであり、リセット端子Ｒが“０”の時端子Ｃより
入力されるクロック信号をカウントする。ここでは７ビ
ツトのカウンタとなっており、クロックとして４ｋＨｚ
のパルスを入力している。また、リセット端子Ｒに“１
°ゝが与えられるとカウンタはリセットされる。２１は
リセット付りフリヅプフロップである。
次に第２図の動作について第１図、第３図と共に説明す
る。ＡＤＣ２の出力が閾値Ｖｙより小さくなると、レベ
ル検出器６の出力が“１”から“０”に変化する（第３
図（Ｂ）の時刻ｔ９）。レベル検出器６の出力は端子へ
を介してカウンタ２０及びＤフリップフロップ２１のリ
セット端子Ｒに与えられているため、これらのリセット
が解除され、カウンタ２０はクロック信号ＣＬＫのカウ
ントを開始する。カウンタ２０は７ビツトのカウンタで
あるので、クロック信号ＣＬＫを１２８回カウントする
と端子Ｑは“１”になる。故にＤフリップフロップ２１
の出力端子Ｑが１３１”から“０”に変化する（第３図
（Ｃ）の時刻１＋）。ここではクロック信号ＣＬＫは４
ｋＨｚであるので、セレクタ制御回路９はＡＤＣ２の出
力が閾値Ｖｖより小さくなった後３２ｍ５で信号が“１
”から“０パへ変化する。次いで、閾値ｖ１より大きな
レベルの信号がレベル検出器６に入力されると、レベル
検出器６の出力は直ちに“１”になるため（第３図（Ｂ
）の時刻ｔ２）、カウンタ２０及びＤフリップフロップ
２１がリセットされ、Ｑ出力は直ちに“１”になる（第
３図（Ｃ）の時刻ｔ２）。次いで、レベル検出器６の入
力が閾値Ｖｔ以下になると（第３図（Ｃ）の時刻ｔ、）
、この時点からカウンタ２０がカウント動作を開始する
が、３２ｍ５経過する以前に再び閾値Ｖｔを超える値が
入力される（第３図（Ｃ）の時刻ｔ４）と、カウンタ２
０はリセットされ、セレクタ制御回路９の出力は１”を
保持する。つまり、連続して３２ｍ５以上閾値ＶＴ以下
の信号がＡＤＣ２から出力されないとセレクタ制御回路
９による切り換・え動作が行われないものである。
る。ＡＤＣ２の出力が閾値Ｖｙより小さくなると、レベ
ル検出器６の出力が“１”から“０”に変化する（第３
図（Ｂ）の時刻ｔ９）。レベル検出器６の出力は端子へ
を介してカウンタ２０及びＤフリップフロップ２１のリ
セット端子Ｒに与えられているため、これらのリセット
が解除され、カウンタ２０はクロック信号ＣＬＫのカウ
ントを開始する。カウンタ２０は７ビツトのカウンタで
あるので、クロック信号ＣＬＫを１２８回カウントする
と端子Ｑは“１”になる。故にＤフリップフロップ２１
の出力端子Ｑが１３１”から“０”に変化する（第３図
（Ｃ）の時刻１＋）。ここではクロック信号ＣＬＫは４
ｋＨｚであるので、セレクタ制御回路９はＡＤＣ２の出
力が閾値Ｖｖより小さくなった後３２ｍ５で信号が“１
”から“０パへ変化する。次いで、閾値ｖ１より大きな
レベルの信号がレベル検出器６に入力されると、レベル
検出器６の出力は直ちに“１”になるため（第３図（Ｂ
）の時刻ｔ２）、カウンタ２０及びＤフリップフロップ
２１がリセットされ、Ｑ出力は直ちに“１”になる（第
３図（Ｃ）の時刻ｔ２）。次いで、レベル検出器６の入
力が閾値Ｖｔ以下になると（第３図（Ｃ）の時刻ｔ、）
、この時点からカウンタ２０がカウント動作を開始する
が、３２ｍ５経過する以前に再び閾値Ｖｔを超える値が
入力される（第３図（Ｃ）の時刻ｔ４）と、カウンタ２
０はリセットされ、セレクタ制御回路９の出力は１”を
保持する。つまり、連続して３２ｍ５以上閾値ＶＴ以下
の信号がＡＤＣ２から出力されないとセレクタ制御回路
９による切り換・え動作が行われないものである。
このようにしてセレクタ８は、入力されているアナログ
信号の信号振幅が小さい時には増幅器１によって信号振
幅を増幅してＡ／Ｄ変換を行ってこれを出力し、アナロ
グ信号の信号振幅が大きいときには直接Ａ／Ｄ変換を行
ってこれを出力するようにしている。この際の切り換え
動作を上記のように行うことにより、信号振幅が大きい
時に１周期の間で繁雑に切り換えが行われるということ
が無くなり、切り換えによる波形の不連続等の問題が大
幅に軽減された形でアナログ入力の信号振幅が小さいと
きにも高分解能でＡ／Ｄ変換を行うことが出来る。また
、通常アナログの増幅器１としては高性能のものを容易
に得ることが出来るため、このように構成することによ
り、増幅器１の利得をあまり問題にすることなく、また
、ＡＤＣ２，３の感度がそろっていなくとも安定して高
ビツト高分解能のＡ／Ｄ変換装置を得ることが出来る。
信号の信号振幅が小さい時には増幅器１によって信号振
幅を増幅してＡ／Ｄ変換を行ってこれを出力し、アナロ
グ信号の信号振幅が大きいときには直接Ａ／Ｄ変換を行
ってこれを出力するようにしている。この際の切り換え
動作を上記のように行うことにより、信号振幅が大きい
時に１周期の間で繁雑に切り換えが行われるということ
が無くなり、切り換えによる波形の不連続等の問題が大
幅に軽減された形でアナログ入力の信号振幅が小さいと
きにも高分解能でＡ／Ｄ変換を行うことが出来る。また
、通常アナログの増幅器１としては高性能のものを容易
に得ることが出来るため、このように構成することによ
り、増幅器１の利得をあまり問題にすることなく、また
、ＡＤＣ２，３の感度がそろっていなくとも安定して高
ビツト高分解能のＡ／Ｄ変換装置を得ることが出来る。
またＡ／Ｄ変換器としても必ずしも高分解能のものを用
いる必要はなく、動作速度も従来通りのもので良い。ま
た、増幅器１の利得をどれだけにするかでＡ／Ｄ変換装
置の出力を何ビットにするかが決まるため、必要に応じ
て増幅器１の利得を変更することにより出力のビット数
を変更することが出来る。また、出力の切り換え等はす
べてディジタル的な操作で行われるため、これに伴うノ
イズやクリック音の影響も無い。
いる必要はなく、動作速度も従来通りのもので良い。ま
た、増幅器１の利得をどれだけにするかでＡ／Ｄ変換装
置の出力を何ビットにするかが決まるため、必要に応じ
て増幅器１の利得を変更することにより出力のビット数
を変更することが出来る。また、出力の切り換え等はす
べてディジタル的な操作で行われるため、これに伴うノ
イズやクリック音の影響も無い。
なお、以上の実施例においては、アナログ入力を増幅し
てＡＤＣ２に入力するようにしているが、ＡＤＣ２に対
しては直接入力し、ＡＤＣ３に対して減衰器を用いて減
衰させた信号を入力するようにしても良いものである。
てＡＤＣ２に入力するようにしているが、ＡＤＣ２に対
しては直接入力し、ＡＤＣ３に対して減衰器を用いて減
衰させた信号を入力するようにしても良いものである。
また、Ａ／Ｄ変換器についても上記の実施例では２個を
用いているが３個以上のＡ／Ｄ変換器を用い、各々に異
なったレベルのアナログ入力を加えるようにしても良い
。
用いているが３個以上のＡ／Ｄ変換器を用い、各々に異
なったレベルのアナログ入力を加えるようにしても良い
。
また、セレクタ制御回路８における時定数（第３図（Ｃ
）におけるＴ）を３２ｍ５としたが、熱論更に長＜Ｌ１
００ｍｓ程度にしても良いものであることはいうまでも
ない。
）におけるＴ）を３２ｍ５としたが、熱論更に長＜Ｌ１
００ｍｓ程度にしても良いものであることはいうまでも
ない。
発明の効果
以上のべたように本発明は、アナログ信号をディジタル
信号に変換する複数個のＡ／Ｄ変換器と、アナログ入力
信号をレベルの異なる複数の信号に変換し、前記複数個
のＡ／Ｄ変換器にそれぞれ入力する複数個のレベル変換
手段と、前記複数個のＡ／Ｄ変換器出力を入力とし、前
記入力の内の１入力を基準入力として前記基準入力と他
の入力との比率を求める比率検出手段と、前記比率に応
じて前記他の入力のレベル調整を行うレベル調整装置と
、前記レベル調整装置出力及び前記基準入力よりいずれ
かを選択し出力する選択手段と、前記選択手段を前記複
数個のＡ／Ｄ変換器出力のレベルに基づと、前記複数の
入力のレベルが所定の値を越えると直ちに切り換え、前
記複数の入力のレベルが所定のレベル以下になると一定
の時間が経過した後切り換える選択制御手段とを備え、
前記選択手段の出力をＡ／Ｄ変換出力としたことにより
、アナログ信号レベルが小さい時は大振幅のアナログ信
号に増幅した後にＡ／Ｄ変換することが出来るため、分
解能を上げ、周囲のノイズの影響を受けにくくできる。
信号に変換する複数個のＡ／Ｄ変換器と、アナログ入力
信号をレベルの異なる複数の信号に変換し、前記複数個
のＡ／Ｄ変換器にそれぞれ入力する複数個のレベル変換
手段と、前記複数個のＡ／Ｄ変換器出力を入力とし、前
記入力の内の１入力を基準入力として前記基準入力と他
の入力との比率を求める比率検出手段と、前記比率に応
じて前記他の入力のレベル調整を行うレベル調整装置と
、前記レベル調整装置出力及び前記基準入力よりいずれ
かを選択し出力する選択手段と、前記選択手段を前記複
数個のＡ／Ｄ変換器出力のレベルに基づと、前記複数の
入力のレベルが所定の値を越えると直ちに切り換え、前
記複数の入力のレベルが所定のレベル以下になると一定
の時間が経過した後切り換える選択制御手段とを備え、
前記選択手段の出力をＡ／Ｄ変換出力としたことにより
、アナログ信号レベルが小さい時は大振幅のアナログ信
号に増幅した後にＡ／Ｄ変換することが出来るため、分
解能を上げ、周囲のノイズの影響を受けにくくできる。
また、ディジタル的に切り換えを行うため切り換えに伴
うノイズの影響を受けることなく高分解能のＡ／Ｄ変換
装置を低分解能のＡ／Ｄ変換器を用いて実現することが
出来、しかも使用する素子の動作速度は従来通りでよい
ものである。しかも信号の切り換えを波形のレベルが大
きくなった時には直ちに、波形のレベルが小さくなった
時には一定の時間が経過した後に切り換えるため、波形
１周期内での切り換えが発生せず、切り換え箇所におけ
る不連続もほとんど発生しない。
うノイズの影響を受けることなく高分解能のＡ／Ｄ変換
装置を低分解能のＡ／Ｄ変換器を用いて実現することが
出来、しかも使用する素子の動作速度は従来通りでよい
ものである。しかも信号の切り換えを波形のレベルが大
きくなった時には直ちに、波形のレベルが小さくなった
時には一定の時間が経過した後に切り換えるため、波形
１周期内での切り換えが発生せず、切り換え箇所におけ
る不連続もほとんど発生しない。
第１図は本発明によるＡ／Ｄ変換装置の実施例を示すブ
ロック図、第２図は第１図におけるセレクタ制御回路９
の詳細図、第３図はセレクタ制御回路９の動作を説明す
るための波形図、第４図は従来より用いられるＡ／Ｄ変
換器を表すブロック図である。 １・・・増幅器、２，３・・・Ａ／Ｄ変換器、５・・・
乗算器、 ｅ・・・レベル検出器、 ７・・・比率
検出器、 ８・・・セレクタ、 ９・・・セレクタ
制御回路、１１・・・低域通過フィルタ。 代理人の氏名 弁理士 粟野 重孝 他１名第 図
ロック図、第２図は第１図におけるセレクタ制御回路９
の詳細図、第３図はセレクタ制御回路９の動作を説明す
るための波形図、第４図は従来より用いられるＡ／Ｄ変
換器を表すブロック図である。 １・・・増幅器、２，３・・・Ａ／Ｄ変換器、５・・・
乗算器、 ｅ・・・レベル検出器、 ７・・・比率
検出器、 ８・・・セレクタ、 ９・・・セレクタ
制御回路、１１・・・低域通過フィルタ。 代理人の氏名 弁理士 粟野 重孝 他１名第 図
Claims (1)
- （１）アナログ信号をディジタル信号に変換する複数個
のＡ／Ｄ変換器と、アナログ入力信号をレベルの異なる
複数の信号に変換し、前記複数個のＡ／Ｄ変換器にそれ
ぞれ入力する複数個のレベル変換手段と、前記複数個の
Ａ／Ｄ変換器出力を入力とし、前記入力の内の１入力を
基準入力として前記基準入力と他の入力との比率を求め
る比率検出手段と、前記比率に応じて前記他の入力のレ
ベル調整を行うレベル調整装置と、前記レベル調整装置
出力及び前記基準入力よりいずれかを選択し出力する選
択手段と、前記選択手段を前記複数個のＡ／Ｄ変換器出
力のレベルに基づき、前記複数の入力のレベルが所定の
値を越えると直ちに切り換え、前記複数の入力のレベル
が所定のレベル以下になると一定の時間が経過した後切
り換え動作る選択制御手段とを備え、前記選択手段の出
力をＡ／Ｄ変換出力とすることを特徴とするＡ／Ｄ変換
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030534A JPH02209018A (ja) | 1989-02-09 | 1989-02-09 | Ａ／ｄ変換装置 |
| US07/380,355 US5006851A (en) | 1988-07-18 | 1989-07-17 | Analog-to-digital converting system |
| DE68926411T DE68926411T2 (de) | 1988-07-18 | 1989-07-18 | Analog-Digitalwandlersystem |
| EP89113169A EP0351788B1 (en) | 1988-07-18 | 1989-07-18 | Analog-to-digital converting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030534A JPH02209018A (ja) | 1989-02-09 | 1989-02-09 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209018A true JPH02209018A (ja) | 1990-08-20 |
Family
ID=12306461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030534A Pending JPH02209018A (ja) | 1988-07-18 | 1989-02-09 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172824A (ja) * | 1990-11-07 | 1992-06-19 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819011A (ja) * | 1981-07-28 | 1983-02-03 | Nec Corp | デジタルａｇｃ回路 |
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS6157127A (ja) * | 1984-08-28 | 1986-03-24 | Sony Corp | 信号変換装置 |
-
1989
- 1989-02-09 JP JP1030534A patent/JPH02209018A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819011A (ja) * | 1981-07-28 | 1983-02-03 | Nec Corp | デジタルａｇｃ回路 |
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS6157127A (ja) * | 1984-08-28 | 1986-03-24 | Sony Corp | 信号変換装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04172824A (ja) * | 1990-11-07 | 1992-06-19 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
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