JPH0779242B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH0779242B2 JPH0779242B2 JP1124874A JP12487489A JPH0779242B2 JP H0779242 B2 JPH0779242 B2 JP H0779242B2 JP 1124874 A JP1124874 A JP 1124874A JP 12487489 A JP12487489 A JP 12487489A JP H0779242 B2 JPH0779242 B2 JP H0779242B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はA/D変換装置に係り、特に高分解能のA/D変換装
置に関する。
置に関する。
従来の技術 近年ディジタル機器の普及に伴い、アナログ信号とディ
ジタル信号のインターフェースであるA/D変換装置の性
能が重要で大きな影響を持つようになっている。従来よ
り用いられているA/D変換装置を第５図に示しその説明
を行う。第５図に示されるA/D変換装置は逐次比較型と
呼ばれ、以下のように動作する。
ジタル信号のインターフェースであるA/D変換装置の性
能が重要で大きな影響を持つようになっている。従来よ
り用いられているA/D変換装置を第５図に示しその説明
を行う。第５図に示されるA/D変換装置は逐次比較型と
呼ばれ、以下のように動作する。
（１）逐次比較レジスタ102のMSB（最上位ビット）を
“1"、他を“0"にセットし、これをD/A変換器（以下DAC
と称す）103に出力する。
“1"、他を“0"にセットし、これをD/A変換器（以下DAC
と称す）103に出力する。
（２）入力とDAC103の出力を比較器100で比較し、｛入
力｝≧｛DAC出力｝ならば１つ下位のビットに“1"をセ
ットし、｛入力｝≦｛DAC出力｝ならば現在問題にして
いるビットを“0"にし、１つ下位のビットを“1"にセッ
トする。
力｝≧｛DAC出力｝ならば１つ下位のビットに“1"をセ
ットし、｛入力｝≦｛DAC出力｝ならば現在問題にして
いるビットを“0"にし、１つ下位のビットを“1"にセッ
トする。
（３）１〜２をMSB→LSB（最下位ビット）まで繰り返
す。
す。
（４）逐次比較レジスタ102からデータを取り出しディ
ジタル出力とする。
ジタル出力とする。
発明が解決しようとする課題 しかしながら上記のような構成では、分解能をあげるた
めにビット数を増加させると、変換時間が増加するた
め、動作周波数を維持するには比較器100及びDAC103と
して非常に高速動作するものが要求される。しかもLSB
に近くなるほど周辺ノイズの影響を受け易くなるという
問題点があった。
めにビット数を増加させると、変換時間が増加するた
め、動作周波数を維持するには比較器100及びDAC103と
して非常に高速動作するものが要求される。しかもLSB
に近くなるほど周辺ノイズの影響を受け易くなるという
問題点があった。
本発明は上記の問題点に鑑み、周辺ノイズの影響を受け
にくく、しかもビット増加による使用素子の高速化が必
要ないA/D変換装置を提供するものである。
にくく、しかもビット増加による使用素子の高速化が必
要ないA/D変換装置を提供するものである。
課題を解決するための手段 上記問題点を解決するため本発明によるA/D変換装置
は、アナログ信号をディジタル信号に変換する複数個の
A/D変換器と、アナログ入力信号を所定の比率で増幅或
いは減衰させて前記複数個のA/D変換器にそれぞれ入力
するレベル変換手段と、前記複数個のA/D変換器出力を
入力とし、該入力の交流分の比率を検出する比率検出手
段と、該比率に応じて該入力の振幅レベルを調整して出
力する調整手段と、前記調整手段より得られる複数個の
出力のオフセットレベルを検出するオフセット検出器
と、前記オフセット検出器出力に基づき、前記振幅レベ
ル調整器より得られる複数個の出力のオフセットレベル
をいずれか１個のオフセットレベルと揃える補正手段
と、前記複数個のA/D変換器出力に基づき選択的に前記
補正手段より出力を取り出す手段とを有する。
は、アナログ信号をディジタル信号に変換する複数個の
A/D変換器と、アナログ入力信号を所定の比率で増幅或
いは減衰させて前記複数個のA/D変換器にそれぞれ入力
するレベル変換手段と、前記複数個のA/D変換器出力を
入力とし、該入力の交流分の比率を検出する比率検出手
段と、該比率に応じて該入力の振幅レベルを調整して出
力する調整手段と、前記調整手段より得られる複数個の
出力のオフセットレベルを検出するオフセット検出器
と、前記オフセット検出器出力に基づき、前記振幅レベ
ル調整器より得られる複数個の出力のオフセットレベル
をいずれか１個のオフセットレベルと揃える補正手段
と、前記複数個のA/D変換器出力に基づき選択的に前記
補正手段より出力を取り出す手段とを有する。
作用 上記のように高入力レベル時と低入力レベル時でそれぞ
れ専用にA/D変換器を備え、入力レベルが低いときには
低レベル用のA/D変換器の出力、入力レベルが高いとき
には高レベル用のA/D変換器を用いてレベルを一致させ
たときと同一の比率で信号を増幅した出力を選択してA/
D変換出力としている。そして個々のA/D変換器出力レベ
ルに基づきそのA/D変換器の入力信号の交流成分、即ち
変化分のレベル比、或は、極小値，極大値の差を検出す
るようにしたため、個々のA/D変換器のオフセットレベ
ルの影響を受けることなくレベル調整を行うようにして
いる。また、レベル調整を行なった後に個々のA/D変換
器のオフセットレベルをそろえるようにしているため、
直流信号のA/D変換を行なうこともでき、高分解能のA/D
変換装置を低分解能のA/D変換器を用いて実現できるよ
うにしている。
れ専用にA/D変換器を備え、入力レベルが低いときには
低レベル用のA/D変換器の出力、入力レベルが高いとき
には高レベル用のA/D変換器を用いてレベルを一致させ
たときと同一の比率で信号を増幅した出力を選択してA/
D変換出力としている。そして個々のA/D変換器出力レベ
ルに基づきそのA/D変換器の入力信号の交流成分、即ち
変化分のレベル比、或は、極小値，極大値の差を検出す
るようにしたため、個々のA/D変換器のオフセットレベ
ルの影響を受けることなくレベル調整を行うようにして
いる。また、レベル調整を行なった後に個々のA/D変換
器のオフセットレベルをそろえるようにしているため、
直流信号のA/D変換を行なうこともでき、高分解能のA/D
変換装置を低分解能のA/D変換器を用いて実現できるよ
うにしている。
実施例 以下図面に基づき本発明の説明を行う。
第１図は本発明によるA/D変換装置の実施例を示すブロ
ック図である。同図において、１は増幅器であり、ロー
パスフィルタ13は通過したアナログ入力信号を増幅す
る。ここでは利得約24dBのものを用いている。2,3はほ
ぼ特性のそろったアナログ信号をディジタル信号に変換
するA/D変換器であり、ここでは16ビット分解能のもの
を用いている。４はレベル調整器であり、ここでは乗算
器７と後述する比率検出器９とで構成され、A/D変換器
３の出力信号のレベル調整を行なう。５は２つのA/D変
換器2,3の直流オフセット分を除去するオフセット除去
装置であり、ここでは加算器11とオフセット検出器12よ
り構成され、レベル調整器４の入力信号のオフセットの
除去を行なう。８はレベル検出器であり、A/D変換器２
が一定のレベルを超えると（ここではオーバーフローす
ると）“1"を出力する。10はセレクタであり、端子Ｓに
入力される制御信号が“0"の時には端子Ａに与えられる
信号を、“1"の時は端子Ｂに与えられる信号を選択して
端子Ｙより出力する。
ック図である。同図において、１は増幅器であり、ロー
パスフィルタ13は通過したアナログ入力信号を増幅す
る。ここでは利得約24dBのものを用いている。2,3はほ
ぼ特性のそろったアナログ信号をディジタル信号に変換
するA/D変換器であり、ここでは16ビット分解能のもの
を用いている。４はレベル調整器であり、ここでは乗算
器７と後述する比率検出器９とで構成され、A/D変換器
３の出力信号のレベル調整を行なう。５は２つのA/D変
換器2,3の直流オフセット分を除去するオフセット除去
装置であり、ここでは加算器11とオフセット検出器12よ
り構成され、レベル調整器４の入力信号のオフセットの
除去を行なう。８はレベル検出器であり、A/D変換器２
が一定のレベルを超えると（ここではオーバーフローす
ると）“1"を出力する。10はセレクタであり、端子Ｓに
入力される制御信号が“0"の時には端子Ａに与えられる
信号を、“1"の時は端子Ｂに与えられる信号を選択して
端子Ｙより出力する。
次に本実施例の動作を説明する。アナログ入力が与えら
れると、A/D変換器３には与えられたアナログ入力がロ
ーパスフィルタ13を介してそのまま入力され、A/D変換
器２には増幅器１により24dB増幅されたアナログ入力が
与えられる。A/D変換器2,3各々は与えられたアナログ信
号をディスク信号に変換し出力する。ここで、A/D変換
器2,3の特性がほぼそろっているので、A/B変換器２はA/
D変換器３に比べて約16倍の値を出力していることにな
る。しかし、逆に高振幅のアナログ入力が与えられると
A/D変換器２はオーバーフローし、A/D変換器３のみが正
常に動作する。A/D変換器２がオーバーフローした時に
はレベル検出器８が“1"を出力するようになっている。
レベル調整器４では、A/D変換器２が正常動作している
時、即ちレベル検出器８の出力が“0"の時のA/D変換器
2,3による出力の比率を比率検出器９が正確に求め、乗
算器７によりA/D変換器３の出力レベルにこの比率を乗
じることによって実質的にオーバーフローの起こってい
ないA/D変換信号を出力する。次いでオフセット除去装
置５では、レベル検出器８の出力が“0"の時のA/D変換
器２とレベル調整器４の出力の直流分のオフセットレベ
ルの違いをオフセット検出器12により検出する。そして
加算器11では得られたオフセットレベルにレベル調整器
４の出力を加算してオフセットレベルの補正を行ない出
力する。また、レベル変換器８の出力が“1"のときには
このようなオフセットの調整を行わない。そしてセレク
タ10は、レベル検出器８の出力に基づき、A/D変換器２
がオーバーフローしていない時、即ちレベル検出器８の
出力が“0"の時はA/D変換器２の出力を出力し、A/D変換
器２がオーバーフローしている時、即ちレベル検出器８
の出力が“1"の時はオフセット除去装置５の出力を出力
する。
れると、A/D変換器３には与えられたアナログ入力がロ
ーパスフィルタ13を介してそのまま入力され、A/D変換
器２には増幅器１により24dB増幅されたアナログ入力が
与えられる。A/D変換器2,3各々は与えられたアナログ信
号をディスク信号に変換し出力する。ここで、A/D変換
器2,3の特性がほぼそろっているので、A/B変換器２はA/
D変換器３に比べて約16倍の値を出力していることにな
る。しかし、逆に高振幅のアナログ入力が与えられると
A/D変換器２はオーバーフローし、A/D変換器３のみが正
常に動作する。A/D変換器２がオーバーフローした時に
はレベル検出器８が“1"を出力するようになっている。
レベル調整器４では、A/D変換器２が正常動作している
時、即ちレベル検出器８の出力が“0"の時のA/D変換器
2,3による出力の比率を比率検出器９が正確に求め、乗
算器７によりA/D変換器３の出力レベルにこの比率を乗
じることによって実質的にオーバーフローの起こってい
ないA/D変換信号を出力する。次いでオフセット除去装
置５では、レベル検出器８の出力が“0"の時のA/D変換
器２とレベル調整器４の出力の直流分のオフセットレベ
ルの違いをオフセット検出器12により検出する。そして
加算器11では得られたオフセットレベルにレベル調整器
４の出力を加算してオフセットレベルの補正を行ない出
力する。また、レベル変換器８の出力が“1"のときには
このようなオフセットの調整を行わない。そしてセレク
タ10は、レベル検出器８の出力に基づき、A/D変換器２
がオーバーフローしていない時、即ちレベル検出器８の
出力が“0"の時はA/D変換器２の出力を出力し、A/D変換
器２がオーバーフローしている時、即ちレベル検出器８
の出力が“1"の時はオフセット除去装置５の出力を出力
する。
次に、比率検出器９の構成及び動作について第２図，第
３図を用いて説明する。第２図において、20は差分検出
器であり、入力されるデータAi,Biについて各々その直
前のデータAi-1,Bi-1の差分、即ちデータの変化分を検
出し、Y1,Y2より出力する。21は比較器であり、端子A,B
に与えられるデータの比率を行ない、その大小関係に応
じて、 Ａ＝Ｂ→C1＝１、C2＝０ |A|＞|B|→C1＝０、C2＝０ |A|＜|B|→C1＝０、C2＝１ となる出力をカウンタ22に与える。また、レベル検出器
８の出力が“1"の時はC1＝1,C2＝０とする。22はアップ
ダウンカウンタ（以下U/Dカウンタと称す）で、任意の
クロックを計数するものとし、禁止入力端子Ｉに“1"が
与えられている時にはカウント動作を停止し、端子Ｕに
“1"が与えられているときにはカウントアップ、“0"の
時にはカウントダウンが行われる。
３図を用いて説明する。第２図において、20は差分検出
器であり、入力されるデータAi,Biについて各々その直
前のデータAi-1,Bi-1の差分、即ちデータの変化分を検
出し、Y1,Y2より出力する。21は比較器であり、端子A,B
に与えられるデータの比率を行ない、その大小関係に応
じて、 Ａ＝Ｂ→C1＝１、C2＝０ |A|＞|B|→C1＝０、C2＝０ |A|＜|B|→C1＝０、C2＝１ となる出力をカウンタ22に与える。また、レベル検出器
８の出力が“1"の時はC1＝1,C2＝０とする。22はアップ
ダウンカウンタ（以下U/Dカウンタと称す）で、任意の
クロックを計数するものとし、禁止入力端子Ｉに“1"が
与えられている時にはカウント動作を停止し、端子Ｕに
“1"が与えられているときにはカウントアップ、“0"の
時にはカウントダウンが行われる。
次にこの比率検出器の動作について説明する。差分検出
器20では、入力されるデータの各々の差分を検出する。
つまり、第３図に示すようなデータが入力されると、差
分検出器20は、乗算器７より与えられる時系列データの
うちAn−An-1を算出し、出力端子Y1より出力する。同様
にしてA/D変換器２より与えられる時系列データBn−B
n-1を算出し出力端子Ｙにより出力する。よって、この
時点でA/D変換器２、３に含まれるオフセット成分が取
り除かれ、端子Y1,Y2より得られる値は増幅器１による
増幅率による違いのみとなる。故にU/Dカウンタ22の出
力値とA/D変換器３の出力値の乗算が乗算器７により行
われ、この乗算結果と、A/D変換器２の出力が差分検出
器20を介して比較器21に与えられ大小比較が行われる。
比較器21において ｜乗算結果｜＜A/D変換器２出力｜ ならば |A|＜|B| であるため、C2＝1,C1＝０となり、U/Dカウンタ22がカ
ウントアップし、U/Dカンウンタ12の出力値が大きくな
る。すると、乗算器７の出力値も大きくなり、そのうち
にＡ＝Ｂとなる。Ａ＝ＢとなるC1＝1,C2＝０となるので
U/Dカウンタ22はカウントを停止するので、｛乗算結
果｝＝｛A/D変換器２出力｝の状態が保持される。
器20では、入力されるデータの各々の差分を検出する。
つまり、第３図に示すようなデータが入力されると、差
分検出器20は、乗算器７より与えられる時系列データの
うちAn−An-1を算出し、出力端子Y1より出力する。同様
にしてA/D変換器２より与えられる時系列データBn−B
n-1を算出し出力端子Ｙにより出力する。よって、この
時点でA/D変換器２、３に含まれるオフセット成分が取
り除かれ、端子Y1,Y2より得られる値は増幅器１による
増幅率による違いのみとなる。故にU/Dカウンタ22の出
力値とA/D変換器３の出力値の乗算が乗算器７により行
われ、この乗算結果と、A/D変換器２の出力が差分検出
器20を介して比較器21に与えられ大小比較が行われる。
比較器21において ｜乗算結果｜＜A/D変換器２出力｜ ならば |A|＜|B| であるため、C2＝1,C1＝０となり、U/Dカウンタ22がカ
ウントアップし、U/Dカンウンタ12の出力値が大きくな
る。すると、乗算器７の出力値も大きくなり、そのうち
にＡ＝Ｂとなる。Ａ＝ＢとなるC1＝1,C2＝０となるので
U/Dカウンタ22はカウントを停止するので、｛乗算結
果｝＝｛A/D変換器２出力｝の状態が保持される。
また逆に ｜乗算結果｜＞|A/D変換器２出力｜ ならば |A|＞|B| であるため、C2＝0,C1＝０となり、U/Dカウンタ22が徐
々にカウントダウンとして出力値が小さくなり、同様に
してそのうちにＡ＝Ｂとなる。Ａ＝Ｂとなると、前述の
とおりU/Dカウンタ22がカウントを停止し、｛乗算結
果｝＝｛A/D変換器２出力｝の状態が保持される。
々にカウントダウンとして出力値が小さくなり、同様に
してそのうちにＡ＝Ｂとなる。Ａ＝Ｂとなると、前述の
とおりU/Dカウンタ22がカウントを停止し、｛乗算結
果｝＝｛A/D変換器２出力｝の状態が保持される。
このようにして増幅器１の増幅率が正確に求められ、乗
算器７の出力は、LPF13出力を増幅器１と全く同一特性
を有する増幅器を介してA/D変換器３に入力した場合と
同じ値となる。従って入力レベルが低くA/D変換器２が
オーバーフローしない状態ではA/D変換器２の出力をそ
のままディジタル出力とすることができ、A/D変換器２
の出力がオーバーフローした場合にはA/D変換器３の出
力を乗算器７を用いて乗算し、オフセットの調整した出
力をセレクタ10によって選択して出力することにより分
解能が高くない２つのA/D変換器を用いて高精度のA/D変
換を行うことができる。
算器７の出力は、LPF13出力を増幅器１と全く同一特性
を有する増幅器を介してA/D変換器３に入力した場合と
同じ値となる。従って入力レベルが低くA/D変換器２が
オーバーフローしない状態ではA/D変換器２の出力をそ
のままディジタル出力とすることができ、A/D変換器２
の出力がオーバーフローした場合にはA/D変換器３の出
力を乗算器７を用いて乗算し、オフセットの調整した出
力をセレクタ10によって選択して出力することにより分
解能が高くない２つのA/D変換器を用いて高精度のA/D変
換を行うことができる。
第４図は比率検出器９の他の実施例を示したブロック図
である。この図において第２図と同一の機能を有するも
のについては同一の符号を付し詳細な説明は省略する。
25は極値検出器であり、端子A,Bより入力される各々の
入力の極大値と極小値の差を検出し出力する。即ち、第
３図に示すような波形が入力されると、A4,A7,A16,A23,
…の極大値とA6,A13,A18,…の極小値とを検出し、その
差、即ち、A4−A6,A6−A7,A7−A13,…を算出し出力する
ものである。このように、極値の差を取り出すようにし
ているため、A/D変換器2,3に含まれるオフセット成分は
この段階で取り除かれ、端子Y1,Y2より得られる値は増
幅器１による増幅率による違いのみとなる。しかも、第
２図の場合と比較して、通常A4−A6,A6−A7,A7−A13,…
の値の方がA4−A5,A5−A6,A6−A7,…より大きくなるた
め、より精度の高い大小比較が可能となる。以下、第２
図の場合と同様の動作を行ない、乗算器７の出力は、LP
F13出力を増幅器１と全く同一特性を有する増幅器を介
してA/D変換器３に入力した場合と同じ値となる。
である。この図において第２図と同一の機能を有するも
のについては同一の符号を付し詳細な説明は省略する。
25は極値検出器であり、端子A,Bより入力される各々の
入力の極大値と極小値の差を検出し出力する。即ち、第
３図に示すような波形が入力されると、A4,A7,A16,A23,
…の極大値とA6,A13,A18,…の極小値とを検出し、その
差、即ち、A4−A6,A6−A7,A7−A13,…を算出し出力する
ものである。このように、極値の差を取り出すようにし
ているため、A/D変換器2,3に含まれるオフセット成分は
この段階で取り除かれ、端子Y1,Y2より得られる値は増
幅器１による増幅率による違いのみとなる。しかも、第
２図の場合と比較して、通常A4−A6,A6−A7,A7−A13,…
の値の方がA4−A5,A5−A6,A6−A7,…より大きくなるた
め、より精度の高い大小比較が可能となる。以下、第２
図の場合と同様の動作を行ない、乗算器７の出力は、LP
F13出力を増幅器１と全く同一特性を有する増幅器を介
してA/D変換器３に入力した場合と同じ値となる。
次にオフセット除去装置５の入出力について説明する。
オフセット検出器12は、端子A,Bに与えられる信号の差
をとり端子Ｙより出力する。
オフセット検出器12は、端子A,Bに与えられる信号の差
をとり端子Ｙより出力する。
即ち、 Ｙ＝Ａ−Ｂ …（１） となる。まず、オフセット除去装置５の入力は、仮にA/
D変換器２、３にオフセットがないものであればほとん
ど同一のデータが入力されるはずである。しかし、実際
にはA/D変換器2,3にはオフセットがあるので、オフセッ
ト検出器12の端子Ａ、Ｂには直流レベルの異なったほぼ
同一振幅の信号が入力されることになる。故に、オフセ
ット検出器12の端子Ｙには直流レベルの差が現われる。
この値を加算器11によってレベル調整器４出力に加算す
るので、A/D変換器２出力とレベル調整器４出力のオフ
セットレベルは揃うことになる。
D変換器２、３にオフセットがないものであればほとん
ど同一のデータが入力されるはずである。しかし、実際
にはA/D変換器2,3にはオフセットがあるので、オフセッ
ト検出器12の端子Ａ、Ｂには直流レベルの異なったほぼ
同一振幅の信号が入力されることになる。故に、オフセ
ット検出器12の端子Ｙには直流レベルの差が現われる。
この値を加算器11によってレベル調整器４出力に加算す
るので、A/D変換器２出力とレベル調整器４出力のオフ
セットレベルは揃うことになる。
このオフセット除去装置５の出力と、A/D変換器２の出
力とをレベル検出器８出力に基づいてセレクタ10が出力
するようにしているため、複数個のオフセットのあるA/
D変換器を用いても安定して高分解能のA/D変換を行なう
ことができ、しかも、オフセットレベルを一方に合わせ
込むようにしているためにアナログ入力として直流が与
えられた場合にも正しくディジタルの直流値を出力する
ものである。
力とをレベル検出器８出力に基づいてセレクタ10が出力
するようにしているため、複数個のオフセットのあるA/
D変換器を用いても安定して高分解能のA/D変換を行なう
ことができ、しかも、オフセットレベルを一方に合わせ
込むようにしているためにアナログ入力として直流が与
えられた場合にも正しくディジタルの直流値を出力する
ものである。
なお、以上の実施例においては、アナログ入力を増幅し
てA/D変換器２に入力するようにしているが、A/D変換器
２に対しては直接入力し、A/D変換器３に対して減衰器
を用いて減衰させた信号を入力するようにして良い。ま
た、A/D変換器についても16ビットのものに限ったもの
ではなく、また、上記の実施例では２個を用いているが
３個以上のA/D変換器を用い、各々に異なったレベルの
アナログ入力を加えるようにしても良い。また、オフセ
ットの補正をレベル調整器４の出力に対して行なうよう
になっているが、無論、A/D変換器２の出力に対して行
なっても良い。また、極値検出器25については、極大値
と極小値の差を求め、そのまま出力するようにしている
が、極大値と極小値の差の平均値を求めて出力するよう
にしても良いことは言うまでもない。
てA/D変換器２に入力するようにしているが、A/D変換器
２に対しては直接入力し、A/D変換器３に対して減衰器
を用いて減衰させた信号を入力するようにして良い。ま
た、A/D変換器についても16ビットのものに限ったもの
ではなく、また、上記の実施例では２個を用いているが
３個以上のA/D変換器を用い、各々に異なったレベルの
アナログ入力を加えるようにしても良い。また、オフセ
ットの補正をレベル調整器４の出力に対して行なうよう
になっているが、無論、A/D変換器２の出力に対して行
なっても良い。また、極値検出器25については、極大値
と極小値の差を求め、そのまま出力するようにしている
が、極大値と極小値の差の平均値を求めて出力するよう
にしても良いことは言うまでもない。
発明の効果 以上のべたように本発明は、複数のA/D変換器を用いて
低レベル時には各々の出力を一致させるようにレベル調
整を行い、入力レベルが高いA/D変換器の出力を選択す
ると共にレベルが低くなれば入力レベルが低いA/D変換
器のレベル調整した出力をA/D変換出力としている。そ
して個々のA/D変換器のオフセットレベルの影響を受け
ることなくレベル調整を行なうことができ、また、レベ
ル調整を行なった後に個々のA/D変換器のオフセットレ
ベルをそろえるようにしているため、直流信号のA/D変
換を行なうこともでき、高分解能のA/D変換装置の低分
解能のA/D変換器を用いて実現することができるという
優れた効果を有するものである。
低レベル時には各々の出力を一致させるようにレベル調
整を行い、入力レベルが高いA/D変換器の出力を選択す
ると共にレベルが低くなれば入力レベルが低いA/D変換
器のレベル調整した出力をA/D変換出力としている。そ
して個々のA/D変換器のオフセットレベルの影響を受け
ることなくレベル調整を行なうことができ、また、レベ
ル調整を行なった後に個々のA/D変換器のオフセットレ
ベルをそろえるようにしているため、直流信号のA/D変
換を行なうこともでき、高分解能のA/D変換装置の低分
解能のA/D変換器を用いて実現することができるという
優れた効果を有するものである。
第１図は本発明によるA/D変換装置の実施例を示すブロ
ック図、第２図は比率検出器９の具体例を示すブロック
図、第３図はA/D変換器2,3の出力波形図、第４図は比率
検出器９の他の具体例を示すブロック図、第５図は従来
より用いられるA/D変換器を表すブロック図である。 １……増幅器、2,3……A/D変換器、４……レベル調整
器、５……オフセット除去装置、７……乗算器、８……
レベル検出器、９……比率検出器、10……セレクタ、11
……加算器、12……オフセット検出器、20……差分検出
器、21……比較器、22……アップダウンカウンタ、25…
…極値検出器。
ック図、第２図は比率検出器９の具体例を示すブロック
図、第３図はA/D変換器2,3の出力波形図、第４図は比率
検出器９の他の具体例を示すブロック図、第５図は従来
より用いられるA/D変換器を表すブロック図である。 １……増幅器、2,3……A/D変換器、４……レベル調整
器、５……オフセット除去装置、７……乗算器、８……
レベル検出器、９……比率検出器、10……セレクタ、11
……加算器、12……オフセット検出器、20……差分検出
器、21……比較器、22……アップダウンカウンタ、25…
…極値検出器。
Claims (1)
- 【請求項１】アナログ信号をディジタル信号に変換する
複数個のA/D変換器と、アナログ入力信号を所定の比率
で増幅或いは減衰させて前記複数個のA/D変換器にそれ
ぞれ入力するレベル変換手段と、前記複数個のA/D変換
器出力を入力とし、該入力の交流分の比率を検出する比
率検出手段と、該比率に応じて該入力の振幅レベルを調
整して出力する調整手段と、前記調整手段より得られる
複数個の出力のオフセットレベルを検出するオフセット
検出器と、前記オフセット検出器出力に基づき、前記振
幅レベル調整器より得られる複数個の出力のオフセット
レベルをいずれか１個のオフセットレベルと揃える補正
手段と、前記複数個のA/D変換器出力に基づき選択的に
前記補正手段より出力を取り出す手段とを有することを
特徴とするA/D変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124874A JPH0779242B2 (ja) | 1989-05-18 | 1989-05-18 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124874A JPH0779242B2 (ja) | 1989-05-18 | 1989-05-18 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305027A JPH02305027A (ja) | 1990-12-18 |
| JPH0779242B2 true JPH0779242B2 (ja) | 1995-08-23 |
Family
ID=14896235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1124874A Expired - Fee Related JPH0779242B2 (ja) | 1989-05-18 | 1989-05-18 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779242B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5257190B2 (ja) * | 2009-03-25 | 2013-08-07 | 富士通セミコンダクター株式会社 | オフセット校正回路、オフセット校正方法およびシステム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58109925A (ja) * | 1981-12-23 | 1983-06-30 | Mitsubishi Electric Corp | アナログ・デイジタル変換デ−タ読込み回路 |
| JPS60141023A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | アナログ・デイジタル変換記憶装置 |
| JPS6153829A (ja) * | 1984-08-23 | 1986-03-17 | Iwatsu Electric Co Ltd | Ａ／ｄ変換器のオフセツト補正回路 |
-
1989
- 1989-05-18 JP JP1124874A patent/JPH0779242B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02305027A (ja) | 1990-12-18 |
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Legal Events
| Date | Code | Title | Description |
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