JPH0223661A

JPH0223661A - 半導体集積回路

Info

Publication number: JPH0223661A
Application number: JP63173005A
Authority: JP
Inventors: Kazuo Tomizuka; 和男冨塚; Sakae Sugayama; 菅山　栄
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-01-25
Anticipated expiration: 2009-06-22
Also published as: JPH0648708B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトを有した半導体集積回路に関するものである。

更には複数の電源パッドを有効に活用する半導体集積回
路に関するものである。

（ロ）従来の技術一般に、特開昭５９−８４５４２号公報（ＨＯＩ　Ｌ　
２１７７６）の如く、複数個の回路ブロックを同一の半
導体基板上に形成する半導体集積回路技術は、第６図の
構成となっている。

第６図は、半導体チップ（１０１）の概略平面図であり
、ａ乃至ｆは回路ブロックを示す。これらの回路ブロッ
クは、夫々取り扱う周波数および信号レベルが異なり、
機能も夫々異なる。

この回路ブロックは、第７図の如くＰ−型の半導体基板
（１０２）上のＮ型の領域（１０３）に形成きれ、各回
路ブロックは、その周辺に隣接する高濃度のＰ１型の領
域（１０４）によって区画されている。ここではブロッ
クｂとブロックＣで示しである。

この区画用のＰ１型の領域（１０４）は、その一端をＰ
−型の半導体基板（１０２）に接するとともに、他端は
半導体表面の酸化膜（１０５）を通してグランドライン
（１０６）にオーミック接続される。

グランドライン（１０６）は、各ブロックから集積回路
の中央部にまとめ、左端にある１つあるいは複数のグラ
ンドポンディングパッドＧＮＤに延在されている。

次に各ブロック回路の電源ライン（ＶＣ−は、第６図に
示すように、集積回路の外周部にまとめ、夫々個別に１
つあるいは複数の電源ポンディングパッドに接続される
。

（ハ）発明が解決しようとする課題前記グランドラインおよび電源ラインは、パッドを介し
て各ブロックへ延在されているため、ブロックの数によ
ってはこのグランドラインおよび電源ライン数が多くな
り、パッドが大きくなる問題を有していた。

一方、前記ａ−ｆのブロックの動作を区別してみると、
常時動作しているブロック、同時に働かないブロックの
２種類に分かれる。この同時に働かないブロックは、や
はり前記グランドラインおよび電源ラインが夫々設けで
ある。例えばブロックＣとブロックｒが同時に働かない
と仮定すると、ブロックＣが動作していればグランドラ
イン（１０７）と電源ライン（１０８）は無駄であり、
ブロックｆが動作していればグランドライン（１０９）
と電源ライン（１１０）は無駄となる。従ってチップ内
を有効に活用していないことになる。

また回路ブロックａ乃至ｆは、機能が異なるため、ブロ
ック内に存在する素子数が異なり、ブロック・サイズが
夫々異なってしまう構成となっているので、この回路ブ
ロック全てを効率良く、半導体チップ（１０１）内に収
めるためには、各回路ブロックの大きさが相互的に働い
てしまい、同一チップ内への集積を難しくしている問題
があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第６図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各ブロックの大きさが異なるので全て
のパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

（ニ）課題を解決するための手段本発明は、斯る課題に鑑みてなされ、同時に働かないブ
ロックは、１つの電源およびグランドパッドを使い、こ
のパッドより延在される電源ラインおよびグランドライ
ンの一部を共用することで解決し、区画ライン（５）で
、半導体チップ（１）上面を実質的に同一のサイズの多
数のマットに分割し、複数の機能の異なる電子回路ブロ
ックを１つ以上の整数個のマット内に収容することによ
り、従来の問題を解決するものである。

（ホ）作用本発明に依れば、例えば第１および第２の電子回路ブロ
ック毎に電源パッドおよびグランドバラドを有し、夫々
のパッドより電源ラインおよびグランドラインが延在さ
れたものに於いて、同時に働かないことを考えればパッ
ドもラインも共用できるので、１つの電源パッドおよび
グランドパッドを使い、これより延在される電源ライン
およびグランドラインの少なくとも一部を共用すること
でチップ内を有効に活用でき、また区画ライン（５）で
半導体チップ（１）上面を実質的に同一サイズの多数の
マットに分割し、複数の機能の異なる電子回路ブロック
を整数個のマット内に収容することにより、電子回路ブ
ロック毎の設計を行え且つ電子回路ブロックを一定の素
子数で分割しマット毎の設計が行える様になる。従って
電子回路ブロック毎に分割して並行設計が可能であり、
設計期間の大幅短縮を図れる。また回路変更も電子回路
ブロック毎に且つマット毎に行えるので、ＩＣ全体の設
計変更は不要となる。

（へ）実施例先ず第１図を参照して本発明の第１の実施例を詳述する
。

半導体チップ（１）上面を二点鎖線で示す分割領域（２
）を用いて、実質的に同一形状で、第１および第２の領
域（３）　、　（４）に２等分し、夫々の領域（３）　
、　（４＞は、Ａ−、Ｔ、に−Ｔのマットに分割されて
いる。Ａ−Ｊ、に−Ｔの各マット間には実線で示す電源
ラインと一点鎖線で示すグランドラインを隣接して並列
に延在させた区画ライン（旦）で区分されている。

区画ライン（５）を形成する電源ラインおよびグランド
ラインの配列は各マットＡ−Ｊ、に−Ｔの左側に実線で
示す電源ラインを設け、右側に一点鎖線で示すグランド
ラインが設けられる。従って両端の区画ライン（５）の
みが電源ラインまたはグランドラインの一方で形成され
、中間の区画ラインは両方で構成されている。各マット
Ａ−Ｊ、に〜Ｔに隣接する電源ラインおよびグランドラ
インは、夫々のマットに集積され、回路ブロックへの電
源供給を行っている。

また各区画ライン（塁）の電源ラインとグランドライン
は、三点鎖線で示す第３の電源ライン（６〉と第２の電
源ライン（７）、第３のグランドライン（８）と第２の
グランドライン（９）に夫々対向して櫛歯状に接続され
、この第３および第２−の電源ライン（６）　、　（７
）および第３および第２のグランドライン（８）　、　
（９）は、ペレットの周辺に設けられたパッドの中の電
源パッドｖ０゜Ｉ＊ＶＣＣｔおよびグランドパッドＧＮ
Ｄ１．　ＧＮＤ２に導かれている。

後で明らかとなるが、回路の都合上、マットに〜Ｍは、
これらのパッドとは別の、ｖｃｃｓ　ｌ　ＶｃＣ４＊Ｇ
ＮＤ３　、　ＧＮＤ４を使用し、また各電源ライン、グ
ランドライン、および第２および第３の電源ライン（７
）　、　（６）、第２および第３のグランドライン（９
）。

（８）は、原則的には２層配線の内の１層配線で実現さ
れている。

上述した区画ライン（５）で区分される各マットＡ−Ｊ
、に−Ｔは、実質的に同一の大きさの形状に形成され、
具体的には幅をＮＰＮ　トランジスタ６個が並べられる
ように設定され、長さは、設計上容易な一定の素子数、
例えば約１ｏｏ素子がレイアウトできるように設定され
ている。このマットの大きさについては、ＩＣ化する電
子回路ブロックにより、設計し易い素子数に応じて任意
に選択できる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン（５）について具体的に
説明する。

第２図ＡはマットＢ付近の拡大上面図である。

左の一点鎖線で示した区画ライン（６）は、マットＡと
マットＢの間に設けられる区画ライン（５）であり、右
の一点鎖線で示した区画ライン（７）は、マットＢとマ
ットＣの間に設けられる区画ライン（５）である。そし
てこの区画ライン（６）　、　（７）の間には、点線で
示したトランジスタ（８）、ダイオード（９）、抵抗（
１０）およびコンデンサ（１１）が集積さｆれている。図面ではこれらの素子が粗になっているが、
実際は高密度に集積されている。またマット内の素子間
の配線は、−点鎖線で示す第１層目の電極層（１４）で
実質的に形成され、マットＡとマットＢおよびマットＢ
とマットＣのマット間の配線、例えば信号ラインやフィ
ードバックラインが実線で示す第２層目の電極層（１５
）で形成されている。そしてこれらの第１層目および第
２層目の電極層（１４＞　、　（１５）はＸ印で示した
コンタクト領域で接続されている。

第２図Ｂは第２図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（１４）上にＮ型のエピタキシャル
層（１５）が積層されており、このエピタキシャル層（
１５）表面より前記半導体基板（１４）に到達するＰ＋
型の分離領域（１６）が形成され、多数のアイランド領
域が形成されている。このアイランド領域（１７）内に
はＮＰＮトランジスタ（８）、ダイオード（９）、抵抗
り１０）およびコンデンサ（１１）等が作られており、
ＮＰＮトランジスタ（８）のコレクタ領域（１８）と前
記半導体基板（１４）との間には、Ｎ＋型の埋込み領域
（１９）が形成されている。前記エピタキシャル層（１
５〉の表面には例えばＣＶＤ法によりシリコン酸化膜＜
２０〉が形成され、このシリコン酸化膜（２０）上には
、第１層目の電極層（１２）が形成されている。またこ
の第１層目の電極層け２）を覆うように、例えばＦＩＸ
等の絶縁膜り２１）が形成され、この絶縁膜（２１）上
に第２層目の電極層（１３）が形成されている。また電
源ライン（２２）およびグランドライン（２３）は、前
記分離領域（１６）上に設けられ、グランドライン（２
３）はこの分離領域り１６〉とオーミックコンタクトし
ており、基板電位の安定化をはかっている。

更に具体的には、第１の領域（３）にはＡ−Ｊの１０個
のマットを形成し、第２の領域（４）にはに〜Ｔの１０
個のマットを形成し、マットを約１００素子集積できる
実質的に同一スペースにし、各マット間は区画ライン（
５）で区分している。

斯上した２０個のマット内には第４図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第４
図はこの電子ブロック回路を説明するブロック図であり
、ＦＭフロントエンドブロック（２４）、ＦＭ−Ｉ　Ｆ
ブロック（２５）、ノイズキャンセラーブロック（２６
）、マルチプレックスデコーダーブロック（２７）、Ａ
Ｍチューナーブロック（２８）の計５つの電子回路ブロ
ックから構成されている。各回路ブロックは周知のもの
であるが、その機能を簡単に説明する。

先ずＦＭフロントエンドブロック（２４）はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百ＭＨ２のＦＭ放送信
号を受信し、１０．７ＭＨｚの中間周波信号に周波数変
換するものであり、素子数としては約２５０個を有する
のでに−Ｍのマットに集積されている。次にＦＭ−ＩＦ
ブロック（２５）は、この中間周波信号を増幅し、その
後検波しオーディオ信号を得るものであり、素子数とし
ては約４３０個を有するのでＥ−Ｉのマットに集積され
ている。続いてノイズキャンセラーブロック（２６）は
、イグニッションノイズ等のパルスノイズを除去するも
ので、約２７０個の素子を有するのでＮ−Ｐのマットに
集積されている。更にマルチプレックスデコーダーブロ
ック（２７）は、ステレオ信号をステレオ復調するブロ
ックであり、約３９０個の素子を有するためＱ−Ｔのマ
ットに集積されている。最後に、ＡＭチューナーブロッ
ク（２８）は、ＡＭ放送の選局部分であり、アンテナ受
信したＡＭ放送信号を中間周波数（４５０ＫＨｚ）に変
換し、検波してオーディオ出力を得るものであり、約３
５０個の素子を有するのでＡ−Ｄのマットで集積される
。

更には第５図Ａ５第５図Ｂおよび第５図Ｃに、夫々ＡＭ
チューナーブロック（２ｇ）、フロントエンドブロック
（２４）とＦＭ−ＩＦブロック（２５）およびマルチプ
レックスデコーダーブロック（２７）を更にブロック化
した図を示す。

先ず第５図Ａ（７）ＡＭチューナーブロック（２８）内
の局部発振回路（ＯＳ　Ｃ）　（２９）がマツ）Ａに、
混合回路（Ｍ　Ｉ　Ｘ　）　（３０）がマツ）Ｂに、自
動利得制御回路（ＡＧＣ）（３１）、高周波増幅回路（
ＲＦ）（３２）および中間周波増幅回路（ＩＦ）（３３
）がマットＣに、検波回路（Ｄ　Ｅ　Ｔ　）　（３４）
がマットＤに実質的に集積され、第１図の如く電源パッ
ド■。ｏｌよりたこ足状に４本延在された三点鎖線で示
す第３の電源ライン（３５）　、　（３６）　、　（３
７）　、　（３Ｂ）を介し、Ａ〜Ｄのマットの第１の電
源ライン（３９）に■。Ｃを供給している。またグラン
ドパッドＧＮＤ　１はマットＭとマットＮの間に設けら
れたたこ足状の３木の電極（４０）を介して一端分割領
域（２）上の三点鎖線で示す第２のグランドライン（４
１）　、　（４２）　、　（４３）に接続され、夫々の
第２のグランドライン（４１）　、　（４２）　、　（
４３）はＡ−Ｄのマットの第１のグランドライン（４４
）に接続されている。

次に第５図Ｂの高周波増幅回路（４５）、混合回路（４
６）および局部発振回路（４７）で構成されるフロント
エンドブロック（２４）は、数μＶと極めて小さいレベ
ルの信号を扱うため、他の回路ブロック特にＦＭ−Ｉ　
Ｆブロック（２５）からの干渉を嫌い、またこのブロッ
ク内にある局部発振回路（４７）がそれ自身発振し、不
要輻射を発生させる。そのため特にＦＭ−Ｉ　Ｆブロッ
ク（２５）と離間させ、Ｏ８Ｃブロックが一番干渉を嫌
うため別の電源■。Ｃ８，ＶｅＣ４＋ＧＮＤ３　、　Ｇ
ＮＤ４を用いている。

すなわちＦＭ−Ｉ　Ｆブロックク２５）と対角線状にあ
るに−Ｍのマットに集積され、一番コーナとなるマット
Ｋに局部発振回路（４７）を集積し、その両側には別の
パッド■。Ｏ４およびＧＮＤ４を通して第１の電源ライ
ン（４８）およびゲランドラインク４９）が設けである
。また他のり、Ｍのマットは、ＶＣＣ３およびＧＮＤ３
を通して、夫々の第１の電源ラインおよびグランドライ
ン（５０）　、　（５１）が設けである。

一方、中間周波増幅回路（５２）、検波回路（５３）お
よびＳメータ＜５４）等で構成されるＦＭ−Ｉ　Ｆブロ
ック（２５）は、Ｅ−Ｉのマットに集積され、検波回路
＜５３）がマットＩに、Ｓメータ（５４）等がマットＧ
に、更には中間周波増幅回路（５２）中のリミッタ回路
およびミュート回路等が、Ｅ、ＦとＧのマットに実質的
に集積されている。

ここでは利得が８０〜１００ｄＢと極めて高いリミッタ
回路と信号レベルの大きい検波回路（５３）、前記リミ
ッタ回路と信号レベルの大きいＳメータ（５４）は帰還
による発振を生し、検波回路（５３）とＳメータ（５４
）は相互干渉による特性悪化が生じるため、マットＥ、
Ｆ、Ｇの第１の電源ライン（５５）は、１本の三点鎖線
で示す第３の電源ライン（３７）に、マットＨ，Ｉの第
１の電源ライン（５６）は、１木の第３の電源ライン（
３６）に接続きれている。またマットＪはユーザからの
オプション回路を集積されるものであり、この第１の電
源ライン（５７〉も１本の第３の電源ライン（３５）に
接続されている。

またＥ−Ｊのマットにある一点鎖線で示す第１のグラン
ドライン（５８）は、グランドパッドＧＮＤＩからたこ
足状に延在されて一端接続された第２のグランドライン
（４１）　、　（４２）　、　（４３）と、前述と同様
に接続されている。

続いて、第５図Ｃのマルチプレックスデコーダーブロッ
ク（２７）の直流増幅回路（５９）、デコーダ回路（６
０）、ランプドライバー回路（６１）がマットＱとマッ
トＲに、また位相比較回路（６２）、ローパスフィルタ
回路（６３）、電圧制御発振器（６４）および分周回路
（６５）等がマットＳとマットＴに実質的に集積されて
いる。また電源パッドＶＣＣ！よりたこ足状に３本延在
された電極（６６）　、　（６７）　、　（６Ｂ）は、
ＡＭチューナーブロック（２８）とＦＭ−Ｉ　Ｆブロッ
ク（２５）との間を通り、分割領域（２）上の第２の電
源ライン（６９）　、　（７０）　、　（７１）へ一端
接続される。そして１本がマットＱとＲへ、１木がマッ
トＳとＴへ、更に１木がノイズキャンセラーブロック（
２６）となるＮ−Ｐのマットへ伸びている。

一方、グランドパッドＧＮＤ２はたこ足状に３木の第３
のグランドライン（７２）　、　（７３）　、　（７４
）に接続きれ、前述と同様に、Ｎ−Ｐのマット、Ｑ、Ｒ
のマット、Ｓ、Ｔのマット・へ伸びている。

更にブロック間の相互干渉の防止を目的としてパッドＶ
ＣＣ１＋　ＶＣＣＱ、パッドＧＮＤＩ　、　ＧＮＤ２を
夫々分は使用し、パッドＶ。ＣＩ　＋　ＶＣＣＱはリー
ド（７５）に接続され、パッドＧＮＤＩ　、　ＧＮＤ２
はリード（７６）に接続されている。これは先ずパッド
ＶＣＣＩの変動を直接パッドＶＣＣ２に伝えることを防
止し、しかも金属細線を２木用いることで、この金属細
線のインピーダンスを低下させている。そのためリード
に入ったパルスノイズ等を、前記インピーダンスを介し
て増幅させず、電圧変動を防止できる。

以上説明した如く、第１の電源ラインと第１のグランド
ラインで構成詐れる区画ライン（５〉によってＡ−Ｊ、
、に−Ｔのマットが区分されている。またこの第１の電
源ラインと第１のグランドラインが実質的に櫛歯状に形
成されているため、マット間のスペースや周辺のスペー
スを有効に活用でき、チップ（１）周辺のパッドＶＣ６
，、ＧＮＤＩ　、　ＧＮＤ２を最短距離でつなぐことが
できる。

次にＦＭフロントエンド（２４）とＦＭ−Ｉ　Ｆブロッ
ク（２５）の干渉対策について述べる。従来では個別Ｉ
Ｃを夫々使っていたためセット基板上の問題であったが
、今回は１チツプ化のために更にこの干渉が問題となっ
たが次の対策により解決している。

先ず前述した如＜、ＦＭフロントエンドブロック（２４
）は、数μＶと極めて小さいレベルの信号を扱うため、
他の回路ブロック特にＦＭ−ＩＦブロック（２５）から
の干渉を嫌い、またこのブロック内に構成される局部発
振回路（４７）がそれ自身発振し、不要輻射を発生させ
るため、他のブロックと離間したり別の電源を設けたり
する必要がある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−Ｉ　Ｆブロックを対角線上に設け、またこのブ
ロックの中の局部発振回路をマットＫに集積さぜ離間さ
せた。次にＡＭチューナーブロック（２８）とＦＭ−Ｉ
　Ｆブロック（２５）、ＦＭフロントエンドブロック（
２４）とノイズキャンセラーブロック（２６）との間、
すなわちマットＤとマットＥ、マットＭとマットＮの区
画ライン幅を広く取ることでＦＭフロントエンドブロッ
ク（２４）を他のブロック特にＦＭ−Ｉ　Ｆブロック（
２５）から遠ざけている。またマットＤとマットＥおよ
びマットＭとマットＮとの間に、電源パッド■。ｏ２よ
り第２の領域（４）へ延在される電極（６６）　、　（
６７）　、　（６８）とグランドパッドＧＮＤＩより第
１の領域（３）へ延在される電極（４０）とを設け、更
に分割領域（２）上に第２の電源ライン（６９）　、　
＜７０）　、　（７１）と第２のグランドライン（４１
）　、　（４２）　、　（４３）を設けている。従って
ＦＭフロントエンドブロック（２４）は、隣接するＦＭ
−ＩＦブロック（２５）、ＡＭチューナーブロック（２
８）およびノイズキャンセラーブロック（２６）と分離
され、特に電源ライン（６６）　、　（６７）　、　（
６８）は不要輻射を防止し、グランドライン（４０）の
少なくとも１木は、分離領域（１６）とコンタクトして
いるので基板電流を吸い出すことができ干渉を防止して
いる。

またこのＦＭフロントエンドブロック（２４）の中の局
部発振回路り４７）は、干渉を嫌うので、電源パッドＶ
。。４とグランドパッドＧＮＤ４を別に設け、外の回路
は電源パッドＶ。。、とグランドパッドＧＮＤ３で供給
されている。

更にはＦＭ−ＩＦブロック（２５）は、ＦＭ信号のＡＭ
部を除去するためのリミッタ回路を有し、この回路はマ
ットＥとマットＦで集積きれている。

このリミッタ回路に有るコンデンサは基板へリークを生
じ、このリーク電流がＦＭフロントエンドへ流れ誤動作
を起こす。そのためコンデンサをマットＥに一括し、こ
のマットＥの左側辺の区画ライン轄）の第１のグランド
ライン（７７）で集中的に吸い出している。更にほこの
第１のグランドライン（７７）は、ＦＭ−Ｉ　Ｆブロッ
ク（２５）、マルチプレックスデコーダーブロック（２
７〉およびノイズキャンセラーブロック（２６〉が形成
される領域の外周辺に延在されて、これらから生じるリ
ーク電流も吸い出している。同様にチップ（１）の左半
分の周辺にもグランドライン（７８）を設は工いる。ま
た配線の都合上第３の電源ライン（３５）　、　（３６
）　、　（３７）　、　（３８）、分割領域（２）上の
第２の電源ライン（６９）　、　（７０）　、　（７１
）および第２のグランドライン（４１）　、　（４２）
　、　（４３）等は、黒丸で示したスルーホールを介し
て、点線で示す２層目の電極層（７９）を介してクロス
オーバーしている。特にＡＭチューナブロック（２８）
は外のブロック回路と同時に動作しないので、ＡＭチュ
ーナーブロック（２８）とＦＭ−ＩＦブロック（２５）
を１つのパッド■。ｏｌを共用しており、このためクロ
スオーバーしている。またグランドバッドＧＮＤＩも同
様である。

前述の構成を第３図に示した。−点鎖線で示すものが１
層目に形成される電極で、実線で示すものが２層目の電
極である。そしてＸ印で示した領域がスルーホールであ
る。２つのブロックが同時に働かないため共用し、パタ
ーン的にはパッドＶＣＣ１およびＧＮＤＩからスルーホ
ールまでの電極を共用しているため、電極の占有面積を
減らすことができる。

最後に本発明の特徴点を一例してみる。例えばＡＭチュ
ーナーブロック（２８）が不要であれば、Ａ〜Ｄのマッ
トに、マルチプレックスデコーダーブロック（２７）と
なる４つのマットをそのまま集積化し、余ったマットＱ
とマットＲに例えばマットＩとＪを集積化する。従って
Ｉ、Ｊ、Ｓ、Ｔのマットが余分となるので、このマット
を削除すればマットの配置が四角形のチップ内に整然と
収納することができる。ここではマット内の１層目の配
線はそのまま使い、マット間の配線およびブロック間の
配線のみを考えれば良い。

またＦＭ−Ｉ　Ｆブロック（２５）の一部改良の際は、
例えば改良部となるマットＦのみを取り出して改良すれ
ば良く、他のマットＥ、Ｇ、Ｈはそのままイ吏うことか
できる。またユーザのオプションとなる別のブロックを
追加する時は、全部のマットはそのまま使い、このブロ
ックに必要な数だけマットを追加すれば良いし、またこ
こではマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成しであ
るため、入替え、追加、および削除が非常に容易となる
。

（ト）発明の効果以上の説明からも明らかな如く、第１に、同時に働かな
い複数の電子回路ブロックの電源は、組の■。ｃ、　、
　ＧＮＤｌを共用するため、パッドより各マットへ延在
される電極の一部を共用できる。

従ってチップ（１）の電極占有率を低下させることがで
き、チップの小型化に貢献できる。

第２に、ＡＭチューナーブロック（２８）とＦＭ−ＩＦ
ブロック（２５）の電源およびグランドパッドをＶ、ｏ
、　、　ＧＮＤＩにすると、前述と同様にＡＭ／ＦＭス
テレオチューナー回路のＩＣに於いて、電極占有率を低
下でき、チップの小型化が可能となる。

第３に、パッド■。ＣＩ　＋　ｖｃｃｔとリード（７５
）との間を、金属細線で夫々つなぐと、前記金属細線の
インピーダンスは並列接続されるため低下する。

従ってリード（７５）に入ったパルスノイズ等は、イン
ピーダンスが低い金属細線を介して侵入するため、この
ノイズを大幅に増幅することが無くなる。従って電圧変
動を防止できる。同様にパッドＧＮＤＩ　、　ＧＮＤ２
とリード（７６）も電圧変動を防止できる。

第４に、電源パッドＶＣＣＩより、ＡＭチューナーブロ
ック（２８）が形成されるマットＡ−Ｄへ延在される複
数の電源ライン（３５）　、　（３６）　、　（３７）
　、　（３８）は、一端２層目に形成される。これは電
源ライン（６６）　、　（６７）　、　（６Ｂ）をクロ
スオーバーするためである。これによってＡＭチューナ
ーブロック（２８）とＦＭ−Ｉ　Ｆブロック（２５）の
共用化が実現できる。

またグランドパッドＧＮＤＩより延在されるグランドラ
イン（４１）　、　（４２）　、　（４３）も同様に共
用化が実現できる。

第５に、区画ライン（互）で半導体チップ（１）上面を
実質的に同一サイズの多数のマットに分割し、複数の機
能の異なる電子回路ブロックを整数個のマットに収容す
ると、電子回路ブロック毎に並行して設計ができ、設計
期間を大幅に短縮できる。

また電子回路ブロックを一定の素子数で分割し、マット
毎の設計が行えるので、マット毎の並行設計もできる。

また削除、追加および修正等の回路変更も電子回路ブロ
ック毎またはブロック毎に設計できるので、ブロック毎
またはマット毎の変更のみで足り、ＩＣ全体の設計変更
が不要となる。

更にはマットを基本ブロックとしてセル化できるので、
一端設計を終了すれば、この後の回路変更の際、変更す
るマットのみの修正だけで、他のマットはそのまま使え
信頼性が非常に高くなる。

しかも前記複数の電子回路ブロックの内、同時に働かな
い電子回路ブロックの電源を、１つの電源およびグラン
ドパッドで共用化するため、パッドより各マットへ延在
される電極の一部を共用化できる。従ってチップの電極
占有率を低下できる。

第６に、マット分割を採用し設計期間を大幅に短縮でき
るＡＭ／ＦＭステレオチューナー回路のＩＣに於いて、
ＡＭチューナーブロック（２８）とＦＭ−Ｉ　Ｆブロッ
ク（２５）の電源およびグランドパッドを、−組のＶＣ
ＣＩ　、　ＧＮＤＩで共用化するため、電極の占有面積
を低下させることができる。

第７に、マット分割を採用したＩＣに於いて、２つの電
源パッドＶ。ＣＩ　＋　ＶＣＣＩを夫々金属細線の一端
でつなぎ、他端を１本のリードにつなぐことで、金属細
線を並列につなぐことができる。従って前記リードに侵
入したパルスノイズ等は、低インピーダンスのために、
大幅に増幅されず、電源電圧の変動を防止できる。また
グランドパッドも同様である。

第８に、マット分割を採用したＩＣに於いて、電源パッ
ドより、電子回路ブロック（マットＡ〜Ｄ）へ延在され
る複数の電源ラインは、一端２層目に形成される。これ
は、他の電子回路ブロック（マットＮ−Ｐ、マットＱ−
Ｔ）へ延在される電源ラインをクロスオーバーするため
である。従って、電子回路ブロック（マットＡ−Ｄ）と
電子回路ブロック（マットＥ〜工、マットＪ）の共用化
が実現できる。またグランドライン側も同様である。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の実施例を示す上面図
、第２図Ａは本発明の半導体集積回路のマット領域を示
す上面図、第２図Ｂは第２図ＡにおけるＡ−Ａ’線の断
面図、第３図は本発明の半導体集積回路の電極パターン
を示す上面図、第４図は本発明の半導体集積回路に組み
込まれる電子回路ブロック図、第５図ＡはＡＭチューナ
ーブロックを説明する図、第５図ＢはＦＭフロントエン
ドブロックとＦＭ−Ｉ　Ｆブロックを説明する図、第５
図Ｃはマルチプレックスデコーダーブロックを説明する
図、第６図は従来の半導体集積回路の上面図、第７図は
第６図におけるブロックｂとブロックＣの間の断面図で
ある。（１）・・・半導体チップ、　（２）・・・分割領域、
　（３）・・・第１の領域、　（４）・・・第２の領域
、　（５）・・・区画ライン、　（３５）　、　（３６
）　、　（３７）　、　（３Ｂ＞・・・第３の電源ライ
ン、　（４１）　、　（４２）　、　（４３）・・・第
２のグランドライン、　（６９）　、　（７０）　、　
（７１）・・・第２の電源ライン、（７２）　、　（７
３）　、　（７４）・・・第３のグランドライン。

Claims

【特許請求の範囲】

（１）１つの半導体チップに、複数の電子回路ブロック
より成る電子回路が形成される領域と、複数の電源パッ
ドと複数のグランドパッドとが設けられる半導体集積回
路であって、前記電子回路は、同時に働かない第１およ
び第２の電子回路ブロックと常時働く第３の電子回路ブ
ロックとを有し、第１および第２の電子回路ブロックは
第１の電源パッドと第１のグランドパッドを共用して電
源を供給し、第３の電子回路ブロックは第２の電源パッ
ドと第２のグランドパッドを用いて電源を供給すること
を特徴と半導体集積回路。
（２）前記電子回路は、ＡＭ／ＦＭステレオチューナー
回路であり、前記第１および第２の電子回路ブロックは
、ＡＭチューナーブロックおよびＦＭ−ＩＦブロックで
あり、前記第３の電子回路ブロックは、マルチプレック
スデコーダーブロックである請求項第１項記載の半導体
集積回路。
（３）前記第１および第２の電源パッドを隣接して並べ
、この第１および第２の電源パッドを１つの電源用のリ
ードに金属細線で接続し、前記第１および第２のグラン
ドパッドを隣接して並べ、この第１および第２のグラン
ドパッドを１つのグランド用のリードに金属細線で接続
する請求項第１項記載の半導体集積回路。
（４）前記第１の電源パッドより第１の電子回路ブロッ
クへ延在される複数の電源ラインは、一端２層目にクロ
スオーバーして前記第２の電子回路ブロックへ延在され
る複数の電源ラインと接続され、前記第１のグランドパ
ッドより第１の電子回路ブロックへ延在される複数のグ
ランドラインは、一端２層目にクロスオーバーして前記
第２の電子回路ブロックへ延在される複数のグランドラ
インと接続される請求項第３項記載の半導体集積回路。
（５）電源ラインとグランドラインを一組として隣接さ
せて延在した区画ラインを、複数本同一方向に配列して
、半導体チップを実質的に同一サイズの複数個の領域に
分割して形成したマットと、整数個の前記マット領域に
組み込まれる複数の機能の異なる電子回路ブロックより
構成された電子回路とを備え、この電子回路は同時に働
かない第１および第２の電子回路ブロックと常時働く第
３の電子回路ブロックとを有し、前記第１および第２の
電子回路ブロックは第１の電源パッドと第１のグランド
パッドを共用して電源を供給し、第３の電子回路ブロッ
クは第２の電源パッドと第２のグランドパッドを用いて
電源を供給することを特徴とした半導体集積回路。
（６）前記電子回路はＡＭ／ＦＭステレオチューナー回
路であり、前記第１および第２の電子回路ブロックは、
ＡＭチューナーブロックおよびＦＭ−ＩＦブロックであ
り、前記第３の電子回路ブロックは、マルチプレックス
デコーダーブロックである請求項第５項記載の半導体集
積回路。
（７）前記第１および第２の電源パッドを隣接して並べ
、この第１および第２の電源パッドを１つの電源用のリ
ードに金属細線で接続し、前記第１および第２のグラン
ドパッドを隣接して並べ、この第１および第２のグラン
ドパッドを１つのグランド用のリードに金属細線で接続
する請求項第５項記載の半導体集積回路。
（８）前記第１の電源パッドより第１の電子回路ブロッ
クへ延在される複数の電源ラインは、一端２層目にクロ
スオーバーし前記第２の電子回路ブロックへ延在される
複数の電源ラインと接続され、前記第１のグランドパッ
ドより第１の電子回路ブロックへ延在される複数のグラ
ンドラインは、一端２層目にクロスオーバーして前記第
２の電子回路ブロックへ延在される複数のグランドライ
ンと接続される請求項第７項記載の半導体集積回路。