JPH0628288B2

JPH0628288B2 - リニア半導体集積回路

Info

Publication number: JPH0628288B2
Application number: JP63173011A
Authority: JP
Inventors: 和男冨塚; 栄菅山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1994-04-13
Anticipated expiration: 2009-04-13
Also published as: JPH0223637A

Description

【発明の詳細な説明】 (イ)産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトに関するものである。

(ロ)従来の技術近年、半導体集積回路には増々多機能・高集積・多様化
してきており、第５図に示すＦＭ／ＡＭチューナ回路も
１チップ化の方向へ進んでいる。

同図において、(1)はＦＭ放送を選局しその受信周波数
信号と局部発振回路(2)の発振周波数信号とを混合回路
(3)で混合することにより中間周波数に周波数変換する
ＦＭフロントエンド回路、(4)は中間周波数信号（ＩＦ
信号）増幅・振幅制限し且つこれを検波しオーディオ信
号（ＡＦ信号）を得るＦＭ・ＩＦ増幅回路、(5)は例え
ば特公昭６２−２１４６１号に記載されているが如き機
能を有するノイズキャンセル回路、(6)はステレオ放送
の場合にＬチャンネル、Ｒチャンネル信号に復調するマ
ルチプレクス回路、(7)はＡＭ放送を選局しオーディオ
信号を出力するＡＭチューナ回路である。(8)はアンテ
ナ、(9)はＲＦ増幅回路、(10)は出力端子である。

一般に、特開昭５９−８４５４２号公報（Ｈ０１Ｌ 21/
76）の如く、上記ＦＭ／ＡＭチューナ回路の様に複数個
の回路ブロックを同一の半導体基板上に形成する半導体
集積回路技術は、第６図の構成となっている。

第６図は、半導体チップ(101)の概略平面図であり、ａ
乃至ｆは回路ブロックを示す。これらの回路ブロック
は、夫々取り扱う周波数および信号レベルが異り、機能
も夫々異る。

この回路ブロックは、第７図の如くＰ^-型の半導体基板
(102)上のＮ型の領域(103)に形成され、各回路ブロック
は、その周辺に隣接する高濃度のＰ⁺型の領域(104)によ
って区画されている。ここでブロックｂとブロックｃで
示してある。

この区画用のＰ⁺型の領域(104)は、その一端をＰ^-の半
導体基板(102)に接するとともに、他端は半導体表面の
酸化膜(105)を通してグランドライン(106)にオーミック
接続される。

グランドライン(106)は、各ブロックから集積回路の中
央部にまとめて、左端にあるグランドボンディングパッ
ドＧＮＤに延在されている。

次に各ブロック回路の電源ライン(V_cc)は、第６図に示
すように、集積回路の外周部にまとめ、夫々個別に電源
ボンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異るため、ブロ
ック内に存在する素子数が異り、ブロック・サイズが夫
々異ってしまう。

(ハ)発明が解決しようとする課題前述の如く、回路ブロックａ乃至ｆのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ(1
01)内に収めるためには、各回路ブロックの大きさが相
互的に働いてしまい、同一チップ内への集積を難しくし
ている問題があった。その為、第５図のＦＭ／ＡＭチュ
ーナ回路等は設計期間が極めて長くなる欠点があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第５図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各ブロックの大きさが異なるので全て
のパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない欠点を有していた。

(ニ)課題を解決するための手段本発明は、斯る課題に鑑みてなされ、区画ライン(17)で
半導体チップ(11)上面を実質的に同一のサイズの多数の
マットに分割し、複数の機能の異なる電子回路ブロック
を１つ以上の整数個のマット内に収納することにより、
従来の課題を解決すると共に、ＡＭチューナ回路(7)の
局部発振回路(24)をダミーアイランド(33)で囲むことに
よりパターン設計が容易な半導体集積回路を提供するも
のである。

(ホ)作用本発明に依れば、区画ライン(17)で半導体チップ(11)上
面を実質的に同一サイズの多数のマットに分割し、複数
の機能の異なる電子回路ブロックを整数個のマット内に
収容することにより、電子回路ブロック毎の設計を行え
且つ電子回路ブロックを一定の素子数で分割しマット毎
の設計が行える様になる。従って電子回路ブロック毎に
分割して並行設計が可能であり、設計期間の大幅短縮を
図れる。また回路変更も電子回路ブロック毎に且つマッ
ト毎に行えるので、ＩＣ全体の設計変更は不要となる。

そして、ＡＭチューナ回路(7)の局部発振回路(24)をダ
ミーアイランド(33)で囲んで干渉を防止することによ
り、局部発振回路(33)をマット(18)の任意の位置にレイ
アウトできるので、マット(18)による設計の容易さを損
わない。

(ヘ)実施例以下、本発明を図面を参照しながら詳細に説明する。

左記にパターン設計を容易ならしめるマットについて第
２図を用いて説明する。同図において、半導体チップ(1
1)の中央にこれを略一直線で横切る分割領域(12)を形成
し、半導体チップ(11)の素子形成領域を実質的に上下同
一サイズの２つの領域に区画する。分割領域(12)は後述
するようにグランドライン(13)や電源ライン(14)を延在
させる為の必要不可避領域であり且つ回路素子を形成し
ない領域であって、分割領域(12)を形成することによ
り、区画した前記２つの領域を夫々第１と第２の領域(1
5)(16)とする。そして、分割領域(12)とは直交する方向
にグランドライン(13)と電源ライン(14)とを一組として
隣接させて延在させた区画ライン(17)を設け、該区画ラ
イン(17)を複数本並設することにより半導体チップ(11)
の表面を実質的に同一サイズの多数個のマット(18)に分
割する。マット(18)の大きさは任意の一定数の素子がレ
イアウトできる占有面積に設定し、その横幅は経験的に
ＮＰＮトランジスタ５〜６個を１列に並べられるような
横幅に設定する。

マット(18)の両側は区画ライン(17)を構成するグランド
ライン(13)と電源ライン(14)とをペアで延在させるの
で、それらを規則的に配列、例えば櫛歯状に相対向する
様に延在させることにより、マット(18)の１辺にはグラ
ンドライン(13)が、他辺には電源ライン(14)が夫々接す
るように延在させ、マット(18)に形成した回路素子に動
作電源を供給する。

区画ライン(17)を延在したグランドライン(13)と電源ラ
イン(14)は、各回路ブロック毎やそれらが共通インピー
ダンスを持つことを許可するか否かによりまとめられ、
分割領域(12)上を延在させて各々が対応するグランド電
極パッド(19)や電源電極パッド(20)に個別に接続され
る。結果、分割領域(12)上はグランドライン(13)と電源
ライン(14)が複数本延在し、且つ１本１本は配線インピ
ーダンスを低減する為比較的幅広に形成されるので、分
割領域(12)も当然比較的大占有面積を必要とする。

区画ライン(17)を延在させるグランドライン(13)と電源
ライン(14)、分割領域(12)上を延在させるグランドライ
ン(13)と電源ライン(14)、及び各マット(18)内における
回路素子間の接続配線は、櫛歯状レイアウトを利用する
ことで基本的に第１層目配線層によって行う。第２層目
以降は区画ライン(17)や分割領域(12)を横断してマット
(18)間の信号伝達用配線やシールド電極(21)を形成する
のに主として用いる。

尚、分割領域(12)は時として各区画ライン(17)と平行に
も延在させる。これは、パッケージのピンと配列の要求
に対する電源電極パッド(20)とグランド電極パッド(19)
の位置的制約や、マット(18)または回路機能ブロックに
おいて特に離間したい関係がある場合に各マット(18)の
間に設ける。第２図においては、マットＤとＥの間が前
者の理由、マットＭとＮの間が後者の理由である。そし
て、前記平行に延在させた分割領域(12a)の終端付近に
設けた電源電極パッド(20)とグランド電極パッド(19)か
ら夫々電源ライン(14)とグランドライン(13)を引き廻
し、続いて前記半導体チップ(11)の中央を横切る分割領
域(12)の上を引き廻して各マット(18)内の回路素子に接
続する。

この様に素子形成領域を多数個のマット(18)に分割した
半導体チップ(11)に機能別回路ブロックを納める場合、
各回路ブロックは以下の通りに収納する。

先ずマット(18)が任意の一定の素子数を収納できるサイ
ズに設計されているので、前記回路ブロックを前記一定
の素子数に区分する。例えばマット(18)の大きさが１０
０素子収納用で、前記回路ブロックが２７０素子程度な
らば、３個のマット(18)を用意して各々１００素子を目
安に区分する。むろん、占有面積の大きなコンデンサ等
は考慮に入れる。そして、上記区分に従って各マット(1
8)毎に回路素子を収納し、マット(18)に収納したＮＰＮ
・ＰＮＰトランジスタ、ダイオード、抵抗、コンデンサ
等の回路素子間の接続配線を第１層目配線層で終了して
おく。これを繰り返して全てのマット(18)のパターン設
計を終えた後、前記３個のマット(18)を隣接して配置
し、第２層目以降の配線によって各マット(18)間の電気
的接続を行うことにより、機能別回路ブロックを構成す
る。そして、全ての回路ブロックをマット(18)に収納し
た後、全てのマット(18)を組み合せ、第２層目以降の配
線層により各回路ブロック間の電気的接続を行うことに
より全体のＩＣを設計する。

斯る構成によれば、機能の異る複数の回路ブロックを夫
々整数個のマット(18)に収納することにより、各回路ブ
ロック毎の設計を行え且つ回路ブロックを一定の素子に
分割してマット(18)毎の設計が行えるようになる。その
為、回路ブロックまたはマット(18)毎の並行設計が可能
となり、設計期間の大幅な短縮が図れる。また、回路変
更も回路ブロック毎に且つマット(18)毎に行えるので、
ＩＣ全体の設計変更は不要であり、変更部分以外は前機
種の信頼性を保ったまま流用することができる。

次にＡＭチューナ回路(7)を説明する。第３図におい
て、(22)はアンテナ同調したＲＦ信号を高周波増幅する
ＲＦ増幅回路、(23)は前記ＲＦ信号と局部発振回路(24)
が発振する周期数信号とを混合することによりＩＦ中間
周波数（４５０KHz）に周波数変換する混合回路、(25)
は前記ＩＦ信号を増幅するＩＦ増幅回路、(26)は電波の
強弱に応じて利得を調整する自動利得制御回路、(27)は
前記ＩＦ信号を検波してオーディオ信号に復調する検波
回路である。これら主体となる回路の他にも、電子式同
調回路を構成する為のステーションディテクター（Ｓ
Ｄ）回路やＳメータ回路、雑音を防止する笛音防止回路
（Tweet ＲＥＧ）等の付随回路が組み込まれる。ＲＦ増
幅回路(22)は省略され得る。

上記ＡＭチューナ回路(7)は全部で約３５０個の回路素
子を有するので、４個のマット(18)、即ちマットＡ〜マ
ットＤを用意し、前記手順に準じて全ての回路素子をマ
ット(18)に収納する。尚、マットＥ〜ＩにＦＭ・ＩＦ増
幅回路(4)がマットＫ〜ＭにＦＭフロントエンド回路(1)
が、マットＮ〜Ｐにノイズキャンセル回路(5)が、マッ
トＱ〜Ｔにマルチプレクス回路(6)が、マットＩにその
他（オプション）の回路が夫々収納される。

第１図はマットＡ〜マットＤにＡＭチューナ回路(7)を
収納したパターンを示す。同図において、マットＡにＩ
Ｆ増幅回路(25)と混合回路(23)が、マットＢに局部発振
回路(24)と前記笛音防止回路(28)が、マットＣにＲＦ・
ＡＧＣ回路(29)とＳメータ回路(30)及びＳＤ回路(31)
が、マットＤにＲＦ・ＡＧＣ回路(29)とＩＦ・ＡＧＣ回
路(32)及び検波回路(27)が夫々収納されており、区画ラ
イン(17)上の電源ライン(14)とグランドライン(13)は、
各回路の相互関係に鑑み共通インピーダンスを許容する
か否によって分割・統合され夫々個別に延在して電源電
極パッド(20)とグランド電極バッド(19)に接続されてい
る。特に局部発振回路(24)と混合回路(23)は、夫々専用
のグランドライン(13a)を設けてグランド電極パッド(1
9)に接続する。

そして、最も高周波信号を扱うと共に入力段を構成し、
入力信号（ＲＦ信号）のレベルに応じて飽和動作になり
易い混合回路(23)と、発振動作という不安定な動作を正
確に行う必要がある局部発振回路(24)を夫々ダミーアイ
ランド(33)で完全に囲むことにより、夫々リーク電流の
流出入による回路干渉を防止する。

第４図は混合回路(23)部分の断面構造を示し、(41)はＰ
型半導体基板、(42)はＮ型エピタキシャル層、(43)はＮ
⁺型埋込層、(44)はエピタキシャル層(42)表面から基板
(41)にまで達するＰ⁺型分離領域、(45)は分離領域(44)
によって囲まれたエピタキシャル層(42)で形成する素子
形成用のアイランド、(33)は回路素子を形成しないダミ
ーアイランド、(46)(47)はＰ及びＮ型の不純物拡散領
域、(47)はエピタキシャル層(42)を覆う酸化膜、(48)は
第１層目配線層による素子間接続配線、(13)(14)は同じ
く第１層目配線によるグランドラインと電源ライン、(4
9)は層間絶縁膜、(50)は区画ライン(17)を横断する第２
層目配線層による接続配線である。ダミーアイランド(3
3)は区画ライン(17)の占有面積を利用して形成し、何の
電位も印加しないフローティングとするか又はＮ⁺型拡
散領域(47a)を介し区画ライン(17)を形成する電源ライ
ン(14)により電源電位Ｖ_ccが与えられる。また、区間ラ
イン(17)を形成するグランドライン(13b)をその下の分
離領域(44)表面にオーミックコンタクトさせることによ
り、リーク電流を吸出す吸出し電極とする。

斯る構成によれば、ダミーアイランド(33)のＮ型高低高
層による抵抗成分が介在するので、ダミーアイランド(3
3)両側の領域の結合を粗にできる。また、ダミーアイラ
ンド(33)と分離領域(44)とのＰＮ接合による電位障壁が
前記抵抗成分を増大せしめる。その為、ダミーアイラン
ド(33)はリーク電流の通過を素子し、混合回路(23)と他
回路とのリーク電流による相互干渉を抑制する。また、
ダミーアイランド(33)側部に吸出し電極を設けることも
有効である。従って、混合回路(23)と極部発振回路(24)
は基本的にマット(18)の任意の位置に配置することがで
きる。

混合回路(23)は入力段を構成するので、半導体チップ(1
1)の外周部に位置した方が入力電極パッドからの配線を
短くでき、干渉を防止できる。

ところで、検波回路(27)は高利得で増幅した後の大振幅
レベルの信号を扱うので、リーク電流を流出して混合回
路(23)や局部発振回路(24)との相互干渉を生じて発振等
の誤動作を生じ易い。そこで、混合回路(23)又は局部発
振回路(24)と検波回路(27)をＡＭチューナ(7)収納領域
の対角線上の隅部へ夫々配置することにより、両者を最
大限に離間して相互干渉を最小に抑えることができる。
また、検波回路(27)が出力段になることから、前記ＡＭ
チューナ回路(7)収納領域の隅部へ配置することは信号
線の流れに応じて各回路を配置できるので、マット(18)
間の接続配線が容易となる利点もある。

さらに、隅部へ配置した検波回路(27)横の区画ライン(1
7)を構成するグランドライン(13a)を吸出し電極とすれ
ば、検波回路(27)からのリーク電流を直ちに吸出すこと
ができるので、一層の干渉防止になる。

(ト)発明の効果以上説明した如く、本発明はマット(18)を基本とし該マ
ット(18)整数個の領域に各回路ブロックを収納するの
で、各マット(18)毎にパターン設計が行え、設計の終了
したマット(18)を組み合わせることでＩＣ全体のレイア
ウトが任意に実現できる利点を有する。また、マット(1
8)毎の並行設計ができる利点もある。その為、ＩＣ全体
の設計期間を短縮できると共に、回路機能の異る機種を
設計する際は変更部分のマット(18)だけを設計すれば良
く、残りのマット(18)は前機種の信頼性を保ったまま流
用できるので、機種展開に要する設計期間も大幅に短縮
できる利点を有する。

そして、ＡＭチューナ回路(7)の混合回路(23)と局部発
振回路(24)をダミーアイランド(33)で囲むことにより信
号干渉を防止できるので、基本的にマット(18)の任意の
位置に納めることができ、その為ＡＭチューナ回路(7)
をマット(18)に集積化する際何ら設計自由度を損うこと
が無い利点を有する。

また、２つの回路を対角線上の隅部へ離間することによ
り、吸出し電極でリーク電流を吸出すことにより、一層
回路動作の安定化が図れる利点をも有する。さらに、ダ
ミーアイランド(33)は区画ライン(17)の占有面積を利用
するので、占有面積を効率利用できる利点をも有する。

【図面の簡単な説明】

第１図は本発明によるＡＭチューナ回路のパターンを示
す平面図、第２図は本発明を説明する為の平面図、第３
図はＡＭチューナ回路を示す回路図、第４図は本発明を
説明する為の断面図、第５図はＦＭ／ＡＭチューナ回路
を説明する為の回路図、第６図及び第７図は夫々従来例
を説明する為の平面図及び回路図である。 (13)はグランドライン、(14)は電源ライン、(17)は区画
ライン、(18)はマット、(23)は混合回路、(24)は極部発
振回路、(27)は検波回路、(33)はダミーアイランドであ
る。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｂ 1/08 Ｅ 7240−5Ｋ 7210−4ＭＨ０１Ｌ 27/06 １０１Ｂ

Claims

【特許請求の範囲】

【請求項１】半導体チップの半導体層に位置付けられ、
実質的に同じサイズの形状が複数個で成る前記半導体層
内に形成される半導体素子の配置領域（マット）と、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア半導
体集積回路であって、前記機能別に分けられた電子回路ブロックは、受信周波
数信号と局部発振回路が出力する局部発振周波数信号と
を混合回路で混合することにより中間周波数に周波数変
換し、前記中間周波数を検波回路を復調することにより
オーディオ信号を出力するＡＭチューナー回路ブロック
を有し、前記電子回路ブロックの全ての半導体素子は、前記配置
領域（マット）を単位としてこの電子回路ブロックの総
半導体素子数を分割して得られる複数個の配置領域（マ
ット）に、実質的に形成され前記ＡＭチューナー回路ブロックの局部発振回路と混合
回路の少なくとも一方は、前記半導体チップの一構成で
ある半導体基板と接続される分離領域で囲まれたダミー
アイランドにより完全に囲まれたことを特徴とするリニ
ア半導体集積回路。
【請求項２】前記ＡＭチューナー回路ブロックの半導体
素子を収容する複数の配置領域（マット）全領域におい
て、前記局部発振回路または混合回路はこの全領域の隅
部に設けられ、この隅部に対して対角線方向の隅部に前
記検波回路が設けられる請求項第１項記載のリニア半導
体集積回路。