JPH0316163A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体集積回路に関し、特にコンデンサのリ
ーク電流の吸収構造に関するものである． （ロ〉従来の技術 一般に、特開昭５９−８４５４２号公報（ＨＯＩ　Ｌ　
２１／７６）の如く、複数個の回路ブロックを同一の半
導体基板上に形成する半導体集積回路技術は、第８図の
構成となっている． 第８図は、半導体チップ（１０１）の概略平面図であり
、ａ乃至ｆは回路ブロックを示す。これらの回路ブロッ
クは、夫々取り扱う周波数および信号レベルが異なり、
機能も夫々異なる。

この回路ブロックは、第９図の如くＰ一型の半導体基板
（１０２）上のＮ型の領域＜１０３）に形或され、各回
路ブロックは、その周辺に隣接する高濃度のＰ＋型の領
域（１０４）によって区画されている。ここではブロッ
クｂとブロックＣで示してある。

この区画用のＰ４″型の領域（１０４）は、その一端を
Ｐ一型の半導体基板（１０２）に接するとともに、他端
は半導体表面の酸化膜（１０５）を通してグランドライ
ン（１０６）に才一ミンク接続される。

グランドライン（１０６）は、各ブロックから集積回路
の中央部にまとめ、左端にあるグランドボンディングバ
ッドＧＮＤに延在されている。

次に各ブロック回路の電源ライン（ｖｃｅ）は、第８図
に示すように、集積回路の外周部にまとめ夫々個別に電
源ボンディングパッドに接続される。一方、回路ブロッ
クａ乃至ｒは、機能が異なるため、ブロック内に存在す
る素子数が異なり、ブロック・サイズが夫々異なってし
まう構成となっている． （八〉発明が解決しようとする課題 前記回路ブロックのＭＯＳ型のコンデンサは、一般にＰ
ゝ型の分離領域やＮ＋型の埋込み領域で囲まれたＮ型の
島領域内に形成されるため、ＰＮ接合容量を生じる。こ
のＰＮ接合容量は、Ｎ型の島領域とＰ０型の分割領域と
の接合やＮ型の島領域あるいはＮ“型の埋込み領域とＰ
型の半導体基板との接合で生じる。一方、このＭＯＳ型
のコンデンサは、非常に面積が大きいため、自ずと前記
ＰＮ接合面積も増大し、容量値が非常に大きくなる。

従って半導体基板へこのコンデンサからのリーク電流が
流れ、他の電子回路ブロックへ悪影響を与える問題を有
していた。

（二〉課題を解決するための手段 本発明は、斯る課題に鑑みてなされ、回路ブロックに含
まれるコンデンサ〈７）を一領域に集積することで解決
するものである。

（＊）作用 本発明に依れば、コンデンサが一領域に集積されている
ため、この一領域周囲で集中的にリーク電流を吸い出す
ことができる。従って他の電子回路ブロックへ影響を及
ぼすリーク電流を無くすことができる。

（へ）実施例 先ず第１図を参照して本発明の第１の実施例を詳述する
． 半導体チップ（１）上面はＡ−Ｊの１０個のマットに分
割されている。Ａ−Ｊの各マット間には電源ライン（２
〉とグランドライン（３）を隣接して並列に延在させた
区画ライン（４〉で区分されている。

区画ライン（４）を形成する電源ライン（２）およびグ
ランドライン（３〉の配列は各マットＡ−Ｊの左側に実
線で示すｔ源ライン（２）を設け、右側に一点鎖線で示
すグランドライン（３）が設けられる。

従って両端に当るマットＡとマットＪの区画ラインのみ
が電源ライン（２〉またはグランドライン｛３｝の一方
で形成され、中間の区画ラインは両方で構戊されている
。各マットＡ−Ｊに隣接する電源ライン（２）およびグ
ランドライン（３〉は、夫々のマットに集積され、回路
ブロックへの電源供給を行っている。

また各区画ライン（４〉の電源ライン（２〉とグランド
ライン（３）は、マットの上方と下方に形成された第１
の供給ライン（５）と第２の供給ライン（６）に夫々対
向して櫛歯状に接続され、この第１および第２の供給ラ
イン（５）　．　（６）は、ペレットの周辺に設けられ
たパッドの中の電源バッドｖ０。およびグランドパッド
ＧＮＤに導かれている。

後で明らかとなるが、各電源ライン〈２）、グランドラ
イン（３）、および第１および第２の供給ライン（５）
　，　（６）は、原則的には２層配線の内の１　ｌｍ配
線で実現されている。

上述した区画ライン（４）で区分される各マットＡ−Ｊ
は、実質的に同一の大きさの形状に形成され、具体的に
は幅をＮＰＮトランジスタ６個が並べられるように設定
され、長さは、設計上容易な一定の素子数、例えば約１
００素子がレイアウトできるように設定されている。こ
のマットの大きさについては、ＩＣ化する電子回路ブロ
ックにより、設計し易い素子数に応じて任意に選択でき
る。

マット内に集積される回路素子は、トランジスタ、ダイ
才一ド、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている．また後で明らかとな
るが、マットＥ乃至マットＪの電子回路ブロックに含ま
れる主なコンデンサ〈７〉を、破線の四角形をマットＥ
に集積化している． 次に第３図Ａおよび第３図Ｂを参照して、マット内に集
積される回路素子と区画ライン（４〉について具体的に
説明する。

第３図ＡはマットＢ付近の拡大上面図である。

左の一点鎖線で示した区画ライン（８〉は、第１図のマ
ットＡとマットＢの間に設けられる区画ライン（りであ
り、右の１点鎖線で示した区画ライン（２）は、第１図
のマットＢとマットＣの間に設けられる区画ライン（４
〉である。そしてこの区画ライン（８）　．　（９）の
間には、点線で示したトランジスタ（１０）、ダイ才一
ド（１１）、抵抗（１２〉およびコンデンサ（１３）が
集積されている。図面ではこれらの素子が粗になってい
るが、実際は高密度に集積されている．またマット内の
素子間の配線は、１点鎖線で示す第１層目の電極層〈１
４）で実質的に形成され、マットＡとマットＢおよびマ
ットＢとマットＣのマット間の配線、例えば信号ライン
やフィードバックラインが実線で示す第２層目の電極層
（１５）で形或されている．そしてこれらの第１層目お
よび第２層目の電極層（１４）　，　（１５）は×印で
示したコンタクト領域で接続されている． 第３図Ｂは第３図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（１６）上にＮ型のエビタキシ勺ル
層（１７〉が積層されており、このエビタキシャル層（
１７）表面より前記半導体基板（１６）に到達するＰ０
型の分離領域（１８）が形成され、多数のアイランド領
域が形成されている。このアイランド領域（１９〉内に
はＮＰＮトランジスタ（１ｏ）、ダイ才一ド（１１〉、
抵抗〈１２〉およびコンデンサ〈１３〉等が作られてお
り、ＮＰＮ｝ランジスタ（１ｏ）のコレクタ領域〈２０
）と前記半導体基板（１６）との間、またはアイランド
と基板（１９〉との間には、Ｎ１型の埋込み領域（２１
）が形成されている。前記エビタキシャル層（１７〉の
表面には例えばＣＶＤ法によりシリコン酸化膜（２２）
が形成され、このシリコン酸化膜（２２）上には、第１
層目の電極層〈１４〉が形成されている。またこの第１
層目の電極Ｊ’！（１４）を覆うように、例えばＰＩＸ
等の絶縁膜（２３）が形成され、この絶縁膜（２３〉上
に第２層目の電極層（１５）が形成されている。また電
源ライン（２）およびグランドライン（３）は、前記分
離領域（１８）上に設けられ、グランドライン（３〉は
この分離領域（１８）と才一ミンクコンタクトしており
、基板電位の安定化をはかっている。

次に、本構成に組み込む電子回路ブロックとマットとの
関係について述べる。ここでは第６図に示す２つの電子
回路ブロック、例えばステレオ信号をステレオ復調する
マルチプレックスデコーダーブロック（２４）と、中間
周波信号を増幅し、その後検波し才一ディ才信号を得る
ＦＭ−　Ｉ　Ｆブロック（２５）が組み込まれる。

このマルチブレックスデコーダーブロック（２４）の素
子数は約３９０個であり、ＦＭ−　Ｉ　Ｆプロック（２
５）は約４３０個である。従って前者は、１ｏＯ素子以
下を目安にして４つの部分に分け、Ａ〜Ｄまでのマット
に夫々を集積化してゆき、各マット間の機能は、前述の
如く２層目の電極層（ｌ５〉を設けて電子回路ブロック
を実現している。また後者も、１００素子以下を目安に
して５つの部分に分け、Ｅ〜■までのマットに夫々を集
積化してゆき、各マット間の機能は、前述の如く２層目
の電極層（１５〉を設けて電子回路ブロックを実現して
いる。またマットＪは、ユーザからの才ブション回路を
集積化するものであり、例えば本ＩＣの性能を更に向上
させるための回路が集積化されている。

一−ｉ、ＦＭ−　Ｉ　Ｆブロック（２５）に組み込まれ
るコンデンサ（７〉は、マットＥに集積されている。

第１図には、破線で示すコンデンサが１１個形威されて
いる．そしてこのマットＥのコンデンサが形成される領
域から生じるリーク電流を、マットＥの両側に形或した
一点鎖線で示すグランドライン（２６）　，　（２７）
や、グランドライン〈２６〉と櫛歯状に配置された吸出
し電極（２８）で吸い出している。このマットＥの部分
拡大図を第２図Ａに示す。

一点鎖線で示した一番太い電極（２９）　，　（３０）
が、第１図のマットＥの両側に形或したグランドライン
（２６）　，　＜２７）である。この２本のグランドラ
イン（２９）　，　（３０）の間にはＭＯＳ型のコンデ
ンサ（７〉が形成されており、点でハッチングした部分
がコンデンサの上層電極〈３１〉に相当し、第１層目に
形成されている。またこの上層電極（３１）は、右側の
×印で示したコンタクト（３２〉を介して第２層目の電
極（３３）と才一ミックコンタクトし、この電極（３３
）は右側へ延在されて、本電子回路ブロックに含まれる
回路素子と接続されている．また前記上層電極（３１〉
の上下または左右に×印で示したコンタクト（３４）は
、第２図Ｂに示すこの上層電極（３１）の下層に形成さ
れたＰ型の拡散領域〈３５〉とコンデンサの下層電極に
該当する電極（３６〉とのコンタクト部分を示す。ここ
で前記電極｛３６｝は以下下層電極と呼ぶ、この下層電
極（３６）は、前記上層電極（３１〉と同様に、コンタ
クト（３７）を介して２層目の電極く３８）とコンタク
トし、この２層目の電極〈３８〉は、右側へ延在されて
、本電子回路ブロックに含まれる回路素子と接続されて
いる。

ここで上層電極〈３１）のコンタクト（３２）は、グラ
ンドライン（３０〉の左側近傍に設けてあり、ここから
マットＦの方向へ延在される２層目の電極（３３〉の交
差を防止するために直線状に設けられている。

また回路の信号の流れは、マットＦの上から下へ流れる
ようになっているので、このコンデンサも、実質的に回
路順に上から下へ設けられている。

次に本ＩＣの断面図を説明する。第２図ＡのＡ−Ａ’線
およびＢ−Ｂ’線の断面図を第２図Ｂおよび第２図Ｃに
説明する。

先ずＰ型の半導体基板（１６）があり、この半導体基板
（１６〉上にＮ型のエビタキシャル層（１７）が積層さ
れている。このエビタキシャル’Ｂ（１７）の表面から
半導体基板（１６）に到達するＰ型の分離領域（１８）
があり、この分離領域（１８）で囲まれたアイランドに
、夫々のコンデンサ（７）が形成される。このアイラン
ド（３９）の主領域にはＮ′″型の埋込み層（４０）が
あり、この埋込み層（４０〉の上層にはＰ４型の拡散領
域（４１）が形成され、この拡散領域（４１）と重畳す
るＰ型の拡散領域＜３５〉が形或されている。そしてこ
のエビタキシャル層（１７〉上には絶縁膜であるＳｉｎ
．膜（２２）があり、このＳｉｎ，膜（２２）上には、
上層電極（３１）、下層電極（３６）、グランドライン
（２９）　，　（３０）および吸出し電極（２８）が形
成されている。このグランドライン（２９）　．　（３
０）と吸出し電極（２８）は、第２図Ａにおいて斜線で
ハッチングされたコンタクト領域の如く、実質的に略全
面でコンタクトされている。そして第２層目の絶縁膜、
例えばＰＩＸ（２３）が被覆され、マットＦへ延在され
る電極（３３）　，　（３８）が形或されている。

従って、このＭＯＳ型のコンデンサ（７）の周囲や下層
に形戒される接合コンデンサ、例えばアイランド（３９
）と分離領域（１８）、アイランド（３９）と半導体基
Ｆｉ（１６）や埋込み層（４０）で成るＰＮ接合が逆バ
イアスされて形成される接合コンデンサのりーク電流は
、分離領域（１８）を介してグランドライン（２９）　
．　（３０＞や吸出し電極（２８）で吸い取ることがで
きる。

次に第４図を参照して本発明の第２の実施例を詳述する
。本実施例では、半導体チップ（４２〉上面を２点鎖線
で示す分割領域（４３）を用いて実質的に同一形状で、
第１および第２の領域（４４）　，　（４５）に２等分
し、夫々の領域（４４）　，　（４５）に多数のマット
を設けた点に特徴がある。この結果、マット数が多いの
で半導体チップ（４２）のレイアウトが第１の実施例よ
りやり易くなる利点を有している。

具体的には、第１の領域〈４４〉にはＡ−Ｊの１０個の
マットを形成し、第２の領域（４５）にはＫ−Ｔの１０
個のマットを形成し、各マットの構成は第１の実施例と
同様に、マットを約１００素子集積できる実質的に同一
スペースにし、各マット間｛±区画ライン（４）で区分
している。

ただしマットＥには、基板へのリーク電流を集中的に吸
収するために、この電子回路ブロックに含まれるコンデ
ンサを集積している。

斯上した２０個のマット内には第６図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第６
図はこの電子ブロック回路を説明するブロック図であり
、ＦＭフロントエンドブロック（４６）、ＦＭ−　Ｉ　
Ｆブロック（２５）、ノイズキャンセラーブロック（４
７）、マルチブレックスデコーターブロック（２４）、
ＡＭチューナーブロック〈４８〉の計５つの電子回路ブ
ロックから構成されている。各回路ブロックは周知のも
のであるが、その機能を簡単に説明する。

先ずＦＭフロントエンドブロック（４６〉はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百ＭＨｚのＦＭ放送信
号を受信し、１０．７ＭＨｚの中間周波信号に周波数変
換するものであり、素子数としては約２５０個を有する
のでＫ−Ｍのマットに集積されている。次にＦＭ−Ｉ　
Ｆブロック〈２５〉は、この中間周波信号を増幅し、そ
の後検波し才一デイ才信号を得るものであり、素子数と
しては約４３０個を有するのでＥ−１のマットに集積さ
れている。続いてノイズキャンセラーブロックク４７〉
は、イグニッションノイズ等のパルスノイズを除去する
もので、約２７０個の素子を有するのでＮ−Ｐのマット
に集積されている。更にマルチプレックスデコーダーブ
ロック（２４）は、ステレオ信号をステレオ復調するブ
ロックであり、約３９０個の素子を有するためＱ−Ｔの
マットに集積されている．最後に、ＡＭチューナーブロ
ック（４８）は、ＡＭ放送の選局部分であり、アンテナ
受信したＡＭ放送信号を中間周波数（４５０ＫＨｚ＞に
変換し、検波して才一ディ才出力を得るものであり、約
３５０個の素子を有するのでＡ−Ｄのマットで集積され
る。

更には第７図Ａ１第７図Ｂおよび第７図Ｃに、夫々ＡＭ
？ユーナーブロック（４８）、フロントエンドブロック
（４６〉とＦＭ−　Ｉ　Ｆブロック（２５）およびマル
チプレックスデコーダーブロック＜２４）を更にブロッ
ク化した図を示す。

先ず第７図ＡのＡＭチューナーブロック（４８）内の局
部発振回路（　Ｏ　Ｓ　Ｃ　）　（４９）がマットＡに
、混合回路（　Ｍ　Ｉ　Ｘ　”）　（５０）がマットＢ
に、自動利得制御回路（ＡＧＣ）（５１）、高周波増幅
回路（ＲＦ）（５２〉および中間周波増幅回路（ＩＦ）
（５３）がマットＣに、検波回路（ＤＥＴ）（５４）が
マットＤに実質的に集積され、第４図の如く電源パッド
ＶＣｅｌよりたこ足状に４本延在された三点鎖線で示す
第３の′ｔ源ライン（５５）　，　（５６）　，　（５
７）　，　（５Ｂ＞を介し、Ａ〜Ｄのマットの第１の電
源ライン（５９〉にＶ。Ｃを供給している。またグラン
ドバッドＧＮＤ　１はマットＭとマッｌ−Ｎの間に設け
られたたこ足状の３本の電極（６０）を介して一端分割
領域（４３〉上の三点鎖線で示す第２のグランドライン
（６１）　，　（６２）　，　（６３）に接続され、夫
々の第２のグランドライン（６１）　，　（６２）　，
　＜６３）はＡ−Ｄのマットの第１のグランドライン（
６４〉に接続されている。

次に第７図Ｂの高周波増幅回路（６５）、混合回路（６
６）および局部発振回路ク６７）で構或されるフロント
エンドブロック（４６）は、数μＶと極めて小さいレベ
ルの信号を扱うため、他の回路ブロック特にＦＭ−　Ｉ
　Ｆブロック（２５）からの干渉を嫌い、またこのブロ
ック内にある局部発振回路ク６７）がそれ自身発振し、
不要輻射を発生させる。そのため特にＦＭ−　Ｉ　Ｆブ
ロック（２５〉ト離間させ、ＯＳＣブロックが一番干渉
を嫌うため別の電源Ｖ。ｃｌ＋Ｖｑ。．，ＧＮＤ３　，
　ＧＮＤ４を用いている。

すなわちＦＭ−　Ｉ　Ｆブロック（２５）と対角線状に
あるＫ−Ｍのマットに集積され、一番コーナとなるマッ
トＫに局部発振回路（６７〉を集積し、その両側には別
のパッドＶＣＣ４およびＧＮＤ４を通して第１のｔ源ラ
イン（６８〉およびグランドライン（６９）が設けてあ
る．また他のＬ．Ｍのマットは、Ｖｃ（３およびＧＮＤ
３を通して、夫々の第１の電源ラインおよびグランドラ
イン＜７０）　，　（７１）が設けてある。

一方、中間周波増幅回路（７２）、検波回路（７３）お
よびＳメータ＜７４〉等で構成されるＦＭ−　Ｉ　Ｆブ
ロック（２５〉は、Ｅ〜！のマットに集積され、検波回
路（７３）がマットＩに、Ｓメータ（７４〉等がマット
Ｇに、更には中間周波増幅回路（７２）中のリミッタ回
路およびミュート回路等が、Ｅ，ＦとＧのマットに実質
的に集積されている。

ここでは第１の実施例に於いても説明したように、マッ
トＥにリミッタ回路に含まれるコンデンサが集積されて
いる。このマットＥは、第２図Ａ１第２図Ｂおよび第２
図Ｃと実質的には同じであるが、マットＥの周囲に形成
されるグランドライン（７５）　，　（７６）が異なっ
ている。グランドライン（７５）辻、半導体チップ（４
２〉の右周辺を回り、ＧＮＤ２とつながり、この下の分
離領域とコンタクトして、マットＥのコンデンサおよび
チップ周辺のノーク電流を吸収している。またグランド
ライン（７６）は、マットＦに入っているコンデンサ以
外のリミッタ回路とＧＮＤを共用しており、マットＥか
らマットＦ方向のリーク電流を、電極（６０）を介して
ＧＮＤＩへ流している。

またチップ（４２〉の左周辺の電極（７７）も同様にリ
ーク電流を吸い出している。

ここでは利得が８０〜１００ｄＢと極めて高いリミッタ
回路と信号レベルの大きい検波回路〈７３）、前記リミ
ッタ回路と信号レベルの大きいＳメータク７４）は帰還
による発振を生じ、検波回路（７３）とＳメータ（７４
）は相互干渉による特性悪化が生じるため、マットＦ，
Ｇの第１の電源ライン（７８）４１、一本の３点鎖線で
示す第３の電源ライン（５７）に、マットＨ，Ｉの第１
の電源ライン（７９）は、一本の第３の電源ライン（５
６）に接続されている。またマットＪはユーザからのオ
プション回路を集積されるものであり、この電源ライン
（８０）も一本の第３の電源ライン（５５〉に接続され
ている。

またＥ−Ｊのマットにある一点鎖線で示す第１のグラン
ドラインは、グランドバッドＧＮＤＩからたこ足状に延
在されて一端接続された第２のグランドライン（６１）
　，　（６２）　，　（６３）と、前述と同様に接続さ
れている． 続いて、第７図Ｃのマルチブレックスデコーダーブロッ
ク（２４〉の直流増幅回路（８１）、デコーダ回路（８
２）、ランプドライバー回路（８３）がマットＱとマッ
トＲに、また位相比較回路（８４）、ローパスフィルタ
回路（８５）、電圧制御発振器（８６）および分周回路
（８７〉等がマットＳとマットＴに実質的に集積されて
いる。また電源パッドＶＣＣ＊よりたこ足状に３本延在
された電極（８８）　，　（８９）　，　（９０）は、
ＡＭチューナーブロック（４８）とＦＭ−　Ｉ　Ｆブロ
ック（２５）との間を通り、分割領域（４３〉上の第２
の電源ライン（９１）　，　（９２）　，　（９３）へ
一端接続される。そして１本がマットＱとＲへ、１本が
マットＳとＴへ、更に１本がノイズキャンセラーブロッ
ク（４７）となるＮ−Ｐのマットへ伸びている。

一方、グランドバッドＧＮＤ２４ｔたこ足状に３本の第
３のグランドライン（９４）　．　（９５）　，　（９
６）に接続され、前述と同様に、Ｎ−Ｐのマット、Ｑ，
Ｒのマット、Ｓ，Ｔのマットへ伸びている．以上説明し
た如く、第１の実施例と同様に、第１の電源ラインと第
１のグランドラインで構成される区画ライン（４〉によ
ってＡ−Ｊ，Ｋ−Ｔのマットが区分されている。またこ
の第１のＭ．源ラインと第１のグランドラインが実質的
に櫛歯状に形或されているため、マット間のスペースや
周辺のスペースを有効に活用でき、チツブ（４２）周辺
のパッドＶｃｃｒ　，　ＧＮＤＩ　，　ＧＮＤ２を最短
距離でつなぐことができる。

次にＦＭフロントエンド（４６）とＦＭ−Ｉ　Ｆブロッ
ク（２５）の干渉対策について述べる。従来では個別Ｉ
Ｃを夫々使っていたためセット基板上の問題であったが
、今回は１チップ化のために更にこの干渉が問題となっ
たが次の対策により解決している． 先ず前述した如く、ＦＭフロントエンドブロック（４６
）は、数μＶと極めて小さいレベルの信号を扱うため、
他の回路ブロック特にＦＭ−　Ｉ　Ｆブロック（２５）
からの干渉を嫌い、またこのブロック内に構成される局
部発振回路（６７）がそれ自身発振し、不要輻射を発生
させるため、他のブロックと離間したり別の電源を設け
たりする必要がある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−　Ｉ　Ｆブロックを対角線上に設け、またこの
ブロックの中の局部発振回路をマットＫに集積させ離間
させた。次にＡＭチューナーブロック（４８）とＦＭ−
　Ｉ　Ｆブロック（２５）、ＦＭフロントエンドブロッ
ク（４６）とノイズキャンセラーブロック〈４７）との
間、すなわちマットＤとマットＥ１マットＭとマットＮ
の区画ライン幅を広く取ることでＦＭフロントエンドブ
ロック（４６）を他のブロック特にＦＭ−　Ｉ　Ｆブロ
ック（２５〉から遠ざけている．またマットＤとマット
ＥおよびマットＭとマットＮとの間に、電源パッドＶＣ
Ｃ！より第２の領域（４５）へ延在される電極（８８）
　，　（８９）　，　（９０）とグランドパッドＧＮＤ
Ｉより第１の領域（４４）へ延在される電極（６０）と
を設け、更に分割領域（４３）上に第２のｉ源ライン＜
９１）　，　（９２）　．　（９３）と第２のグランド
ライン（６１）　，　（６２）　，　（６３）を設けて
いる。従ってＦＭフロントエンドブロック（４６〉は、
隣接するＦＭ−ＩＦブロック（２５〉、ＡＭチューナー
ブロック〈４８）およびノイズキセンセラーブロック（
４７〉と分離され、特に１！源ライン＜８８）　，　（
８９）　，　（９０）は不要輻射を防止し、グランドラ
イン（６０）は、分離領域とコンタクトしているので基
板電流を吸い出すことができ干渉を防止している。

またこのＦＭフロントエンドブロック（２５〉の中の局
部発振回路（６７）は、干渉を嫌うので、電源バッドｖ
ｃｅａとグランドバッドＧＮＤ４を別に設け、外の回路
は電源バッドｖｃｃｓとグランドパッドＧＮＤ３で供給
されている。

更にはＦＭ−　Ｉ　Ｆブロック（２５〉は、ＦＭ信号の
ＡＭ部を除去するためのリミッタ回路を有し、この回路
はマットＥとマットＦで集積されている。

このリミッタ回路に有るコンデンサは前述の如く基板へ
リークを生じ、このリーク電流がＦＭフロントエンドへ
流れ誤動作を起こす。そのためコンデンサをマットＥに
一括し、このマットＥの両側辺の区画ライン（４）の第
１のグランドライン（７５）．〈７６）で集中的に吸い
出している。更にはこの第１のグランドライン（７５〉
は、ＦＭ−　Ｉ　Ｆブロック（２５）、マルチプレック
スデコーダーブロック＜２４）およびノイズキャンセラ
ーブロック〈４７〉の外周辺に延在されて、これらから
生じるリーク電流も吸い出している。

また配線の都合上第３の電源ライン（５５）　，　（５
６）　，　（５７）　，　（５８）、分割領域（４３）
上の第２の電源ライン（９１）　，　（９２）　，　（
９３）および第２のグランドライン（６１）　．　（６
２）　，　（６３）等は、黒丸で示したスルーホールを
介して、点線で示す２層目の電極層を介してクロスオー
バーしている。特にＡＭチューナーブロック（４８）は
外のブロック回路と同時に動作しないので、ＡＭチュー
ナーブロック（４８）とＦＭ−　Ｉ　Ｆブロック（２５
）を１つのパッドＶＣＣＩを共用しており、このためク
ロス才一バーしている。またグランドバッドＧＮＤＩも
同様である．第５図は、前述したように、ＦＭフロント
エンドブロック（４６）とＦＭ−　Ｉ　Ｆブロック（２
５）を遠ざける事、クロスオーバーしている事を説明す
るために具体的に電極の構成を示した。×印で示した所
辻、黒丸で示したスルーホールである。

最後に本発明の特徴点を一例してみる。例えばＡＭチュ
ーナーブロック（４８〉が不要であれば、Ａ〜Ｄのマッ
トに、マルチプレックスデコーダーブロック（２４）と
なる４つのマットをそのまま集積化し、余ったマットＱ
とマットＲに例えばマットＩとＪを集積化する。従って
Ｉ，Ｊ，Ｓ，Ｔのマットが余分となるので、このマット
を削除すればマットの配置が四角形のチップ内に整然と
収納することができる。ここではマット内の１層目の配
線はそのまま使い、マット間の配線およびプロック間の
配線のみを考えれば良い。

またＦＭ−　Ｉ　Ｆブロック（２５〉の一部改良の際は
、例えば改良部となるマットＦのみを取り出して改良す
れば良く、他のマットＥ，Ｇ，Ｈはそのままイ吏うこと
かできる。またユーザのオプションとなる別のブロック
を追加する時は、全部のマットはそのまま使い、このブ
ロックに必要な数だけマットを追加すれば良いし、また
ここではマットＪをこの才ブション用マットとしている
。

つまり同一寸法のマットをマトリックス状に形成してあ
るため、入替え、追加、および削除が非常に容易となる
． （ト）発明の効果 以上の説明から明らかな如く、回路ブロックの中のコン
デンサを一領域に実質的に集積することで、コンデンサ
から生じるリーク１！流を集中的に吸い出すことができ
る。

特に、コンデンサは一領域に一群となって設置されてい
るので、この一領域を囲むようにリークｔ流吸い出し電
極を設ければ、集中的に吸い出せ、回路ブロックへの影
響を無くすことができる。

従って、多数の機能を１チップ化した半導体集積回路に
於いて、これらの機能を誤動作無く動かすことができる
。

【図面の簡単な説明】 第１図は本発明の半導体集積回路の第１の実施例を示す
上面図、第２図Ａは、第１図に於いてコンデンサを集積
した特定のマットを示す上面図、第２図Ｂは、第２図Ａ
のＡ−Ａ’線の断面図、第２図Ｃは、第２図ＡのＢ−Ｂ
’線の断面図、第３図Ａは、通常のマットを示す上面図
、第３図Ｂは、第３図ＡのＡ−Ａ’線の断面図、第４図
は、本発明の半導体集積回路の第２の実施例を示す上面
図、第５図は、第４図の実際の電極パターンを示す上面
図、第６図は本発明の半導体集積回路に組み込まれる電
子回路ブロック図、第７図ＡはＡＭチューナーブロック
を説明する図、第７図ＢはＦＭフロントエンドブロック
とＦＭ−　Ｉ　Ｆブロックを説明する図、第７図Ｃはマ
ルチプレックスデコーダーブロックを説明する図、第８
図は従来の半導体集積回路の上面図、第９図は第８図に
おけるブロックｂとブロックＣの間の断面図である。

Claims (3)

【特許請求の範囲】
1. （１）複数の回路ブロックを同一半導体基板上に形成す
   る半導体集積回路に於いて、 前記回路ブロックの中のコンデンサを一領域に実質的に
   集積し、このコンデンサから生じるリーク電流を集中的
   に吸い出すことを特徴とした半導体集積回路。
2. （２）前記コンデンサは、分離領域で囲まれたＭＯＳ型
   のコンデンサであり、この分離領域と電気的に接続され
   ている電極によってリーク電流を集中的に吸い出すこと
   を特徴とした請求項第１項記載の半導体集積回路。
3. （３）半導体基板上に実質的にマトリックス状に配列さ
   れた半導体素子を形成する領域と、 この領域を少なくとも１つ使って構成する複数の回路ブ
   ロックとを有し、 この回路ブロックの中のＭＯＳ型のコンデンサを少なく
   とも一領域に集積し、且つ分離領域で囲み、このコンデ
   ンサから生じるリーク電流を、この分離領域と接続され
   ている電極によって集中的に吸い出すことを特徴とした
   半導体集積回路。