JPH0628287B2

JPH0628287B2 - リニア半導体集積回路

Info

Publication number: JPH0628287B2
Application number: JP63173006A
Authority: JP
Inventors: 和男冨塚; 栄菅山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1994-04-13
Anticipated expiration: 2009-04-13
Also published as: JPH0223633A

Description

【発明の詳細な説明】 (イ)産業上の利用分野本発明はＦＭ／ＡＭチューナ等、信号周波数や信号レベ
ルが異る回路ブロックを同一半導体基板上に形成した半
導体集積回路に関する。

(ロ)従来の技術ＴＶチューナ、ＦＡ／ＡＭチューナ等の電子機器は、Ｒ
Ｆ(Redio Frequency)信号からオーディオ信号を取出す
為、機能ごとに分割した各回路ブロックの取扱う信号の
周波数が異る場合が多い。例えば日本国内向けのＦＭチ
ューナだけでも、ＲＦ信号は７６〜９０MHz、中間周波
数信号は１０．７MHz、そして２０〜２００００Hzのオ
ーディオ信号と、各回路ブロックは２０Hz〜９０MHzま
でのいずれかの信号を取扱うことになる。

上記ＦＭ／ＡＭチューナの一例を第５図に示す。同図に
おいて、(1)はＦＭ放送を選局し中間周波数に周波数変
換するＦＭフロントエンド回路、(2)は中間周波数信号
（ＩＦ信号）を検波しオーディオ信号（ＡＦ信号）を得
るＦＭ・ＩＦ増幅回路、(3)は例えば特公昭６２−２１
４６１号に記載されているが如き機能を有するノイズキ
ャンセル回路、(4)はステレオ放送の場合にＬチャンネ
ル、Ｒチャンネル信号に復調するマルチプレクス回路、
(5)はＡＭ放送を選局しオーディオ信号を出力するＡＭ
チューナ回路である。例えばＦＭ放送受信の場合、アン
テナ(6)から入力したＲＦ信号とＦＭフロントエンド回
路(1)の局部発振回路が出力する発振周波数信号とをＦ
Ｍフロントエンド回路(1)の混合器で混合することによ
りＦＭフロントエンド回路(1)からＩＦ信号を出力し、
該ＩＦ信号をＦＭ・ＩＦ増幅回路(2)の検波回路で検波
することによりＦＭ・ＩＦ増幅回路(2)からコンポジッ
ト信号を出力し、マルチプレクス回路(4)よって出力端
子(7)に夫々Ｌチャンネル、Ｒチャンネルのオーディオ
信号を出力する様構成されている。尚、斯る構成のＦＭ
チューナ回路は例えば昭和６２年１２月１０日発
行、「′８８三洋半導体データブックポータブルオー
ディオ用バイポーラ集積回路編」第１５２頁に記載され
ている。

ところで、近年の電子機器は増々小型化・高性能化が求
められ、それに伴って第５図の回路はできる限り１チッ
プ化する方向に進んでいると同時に、近年の電子機器は
増々多種・多様化してきており、第５図の回路に対して
特定の回路ブロックを削除・置換・追加といった様々な
要求がある。その為、夫々の要求に応えようとすると、
前記特定の回路ブロックが必ずしも同一占有面積内に納
められるとは限らないので、各要求ごとに再度設計し直
さなくてはならず、前記要求に対して即応できない欠点
があった。また、上記ＦＭチューナの例ではＦＭフロン
トエンド回路(1)が数十MHzの高周波信号を扱う為、グラ
ンド（ＧＮＤ）配線あるいは電源(V_cc)配線を一部共通
にすることによる共通インピーダンスによる信号干渉、
半導体の基板を介しての干渉、寄生トランジスタ効果に
よるリーク電流による干渉が生じ易く、１チップ化が困
難である欠点があった。

従来のこの種の技術としては、例えば特開昭５９−８４
５４２号（Ｈ０１Ｌ 21/76）に記載されている技術があ
る。即ち、干渉の生じ易い各回路ブロック間を半導体基
板と連接する高濃度分離領域で区画し、該分離領域表面
にグランド配線を延在させると共に、このグランド配線
を分離領域にオーミックコンタクトさせて基板のリーク
電流を吸出す所謂吸出し電極の技術である。しかしなが
ら、この例においても前述した回路ブロックの削除・置
換・追加の際には始めから設計し直さなくてはならず、
要求に対して即応できない、機種展開に長い設計時間を
要する欠点がある。また、吸出し電極を設けても、グラ
ンド配線のインピーダンスによって電位差が生じ、各回
路ブロック間の干渉を完全に除去することは不可能であ
った。

(ハ)発明が解決しようとする課題この様に、従来のバイポーラ型ＩＣは特定回路ブロック
を削除・置換・追加といった際に、パターン設計が即応
できず開発期間が長くなる欠点があった。また、ＩＣの
多機能化を追し進めて高周波回路をも１チップ化した場
合、各回路ブロック間で干渉が生じ易い欠点があった。

(ニ)課題を解決するための手段本発明は斯上した欠点に鑑み成されたもので、半導体チ
ップ(11)の中央を略一直線で横切る分割領域(12)を設け
て半導体チップ(11)を第１と第２の領域(13)と(14)に分
割し、電源ライン(15)とグランドライン(16)を延在させ
ることで夫々を同一サイズのマット(18)に分離し、前記
分割領域(12)上に電源ライン(15)とグランドライン(16)
を複数本配設すると共に、前記分割領域(12)に分離領域
(24)で囲まれたダミーアイランド(21)を１重又は多重に
形成したことを特徴とする。

(ホ)作用本発明によれば、各回路ブロックを夫々整数個のマット
(18)に納めたので、特定回路ブロックを削除・置換・追
加といった際には各マット(18)を１単位として任意に移
動できる。その為、設計変更は変更したマット(18)に納
めた回路素子間の接続と、各マット(18)間の配線を変え
るだけで済むので、設計期間を短縮できる。また、電源
ライン(15)又はグランドライン(16)を延在させることで
比較的大占有面積を要する分割領域(12)にダミーアイラ
ンド(21)を設けることで、チップサイズを増大させずに
高周波回路を共存した時のリーク電流による干渉を防止
できる。

(ヘ)実施例以下、本発明を図面を参照しながら詳細に説明する。

第１図は本発明の半導体集積回路を示す平面図である。
先ず半導体チップ(11)の中央にこれを略一直線で横切る
分割領域(12)を形成し、半導体チップ(11)の素子形成領
域を実質的に上下同一サイズの２つの領域に区画する。
分割領域(12)は後述する配線を延在させる為の領域であ
り、且つ回路素子を形成しない領域であって、分割領域
(12)を形成することにより区画した前記２つの領域を夫
々第１と第２の領域(13)(14)とする。そして、分割領域
(12)の延在方向とは直交する方向に同図において実線で
示す電源Ｖ_ccライン(15)と同じく一点鎖線で示すグラン
ドライン(16)とをペアで延在させた区画ライン(17)を設
け、該区画ライン(17)を複数本並設することにより第１
と第２の領域(13)(14)を夫々実質的に同一サイズの領域
に分割し、各領域をマット(18)とする。マット(18)の大
きさは、任意の一定素子数の素子をレイアウトできる大
きさに設定されている。

マット(18)の両側は区画ライン(17)を構成するＶ_ccライ
ン(15)とグランドライン(16)とがペアで延在するので、
それらを規則的に配列することにより、マット(18)の１
辺にはＶ_ccライン(15)が、相対向する他辺にはグランド
ライン(16)が夫々接するように延在させる。そして、マ
ット(18)の１辺と他辺に延在するＶ_ccライン(15)とグラ
ンドライン(16)とにより、マット(18)内に納めた回路素
子に動作電源を供給する。

区画ライン(17)を延在したＶ_ccライン(15)とグランドラ
イン(16)は、目的別や各回路ブロックごとにまとめら
れ、分割領域(12)上を延在すると共に、各々が対応する
Ｖ_cc電極パッド(19)又はグランド電極パッド(20)に個別
に接続される。まとめたＶ_ccライン(15)やグランドライ
ン(16)は配線のインピーダンスを低減する為比較的幅広
に形成されるので、これらの配線を複数本並設する分割
領域(12)は比較的大占有面積を必要とする。

区画ライン(17)を延在するＶ_ccライン(15)とグランドラ
イン(16)、分割領域(12)上を延在するＶ_ccライン(15)と
グランドライン(16)、そして各マット(18)内における各
回路素子間の接続配線は基本的に第１層目配線によって
行なわれている。第２層目配線以降は、区画ライン(17)
や分割領域(12)を横断して各マット(18)間の信号伝達用
配線を形成するのに主として用いる。

尚、分割領域(12)は時として各区画ライン(17)と平行に
も延在させる。これは、パッケージのビン配列への要求
に対するＶ_cc電極パッド(19)とグランド電極パッド(20)
の位置的制約や、隣接したマット(18)又は回路機能ブロ
ックにおいて特に離間したい関係がある場合に各マット
(18)の間に設ける。第１図においては、マットＤとＥの
間が前者の理由、マットＭとＮの間が後者の理由であ
る。そして、前記平行に延在させた分割領域(12a)の終
端付近に設けたＶ_cc電極パッド(19)とグランドパッド(2
0)から夫々Ｖ_ccライン(15)とグランドライン(16)を引き
廻し、続いて前記半導体チップ(11)の中央を横切る分割
領域(12)の上を引き廻して各マット(18)内の回路素子に
接続される。

この様に素子形成領域を多数個のマット(18)に分割した
半導体チップ(11)に機能別回路ブロックを納める場合、
各回路ブロックは以下の通りに収納する。

先ずマット(18)が任意の一定の素子数を収納できるサイ
ズに設計されているので、前記回路ブロックを前記一定
の素子数に区分する。例えばマット(18)の大きさが１０
０素子収納用で、前記回路ブロックが２７０素子程度な
らば、３個のマット(18)を用意して各々１００素子を目
安に区分する。むろん、占有面積の大きなコンデンサ等
は考慮に入れる。そして、上記区分に従って各マット(1
8)毎に回路素子を収納し、マット(18)に収納したＮＰＮ
・ＰＮＰトラジスタ、ダイオード、抵抗、コンデンサ等
の回路素子間の接続配線及素子とＶ_cc及びグランドライ
ン(15)(16)との接続配線を第１層目配線層で終了してお
く。これを繰り返して全てのマット(18)のパターン設計
を終えた後、前記３個のマット(18)を隣接して配置し、
第２層目以降の配線によって各マット(18)間の電気的接
続を行なうことにより、機能別回路ブロックを構成す
る。そして全ての回路ブロックをマット(18)に収納した
後、全てのマット(18)を組み合せ、第２層目以降の配線
層により各回路ブロック間の電気的接続を行なうことに
より全体のＩＣを設計する。

斯る構成によれば、各回路ブロックを整数個のマットに
収納することにより、各回路ブロック毎の設計を行なえ
且つ回路ブロックを一定の素子数に分割してマット(18)
毎の設計が行なえるようになる。従って回路ブロック毎
に並行設計が可能であり、設計期間の大幅な短縮が図れ
る。また回路変更も回路ブロック毎に且つマット毎に行
なえるので、ＩＣ全体の設計変更は不要である。

そして第２図に示す如く、半導体チップ(11)をマットＡ
〜Ｊから成る第１の領域(13)とマットＫ〜Ｔから成る第
２の領域(14)に区分する分割領域(12)の占有面積を利用
し、分割領域(12)に沿って半導体チップ(11)周縁部まで
延在するダミーアイランド(21)を設ける。このダミーア
イランド(21)はグランド電位が与えられる半導体の基板
と接続した高濃度分離領域で完全に囲まれたエピタキシ
ャル領域により形成するので、各々のダミーアイランド
(21)は電気的に他とは独立する。尚、第１図の様に第１
の領域(13)をマットＡ〜ＤとマットＥ〜Ｊのグループに
区分する分割領域(12a)や第２の領域(14)をマットＫ〜
ＭとマットＮ〜Ｔのグループに区分する分割領域(12a)
を形成したものは、夫々の分割領域(12a)にもダミーア
イランド(21)を延在させる。

分割領域(12)に形成したダミーアイランド(21)の断面構
造は第３図の如くになる。(22)はＰ型半導体基板、(23)
はＮ型エピタキシャル層であり、前述した通りダミーア
イランド(21)はP⁺型分離領域(24)により囲まれたＮ型エ
ピタキシャル層(23)によって形成される。ダミーアイラ
ンド(21)の表面は酸化膜(25)で覆れ、その上の第１層目
配線層には分割領域(12)を延在するＶ_cc又はグランドラ
イン(15)(16)が複数本並行に延在し、さらにその上の第
２層目配線層には層間絶縁膜(26)を介して各マット(18)
間を接続する信号伝達用配線(27)か又は前記Ｖ_cc又はグ
ランド配線(15)(16)の一部が延在する。

斯る構成によれば、分割領域(12)が区分する第１と第２
の領域(13)(14)は互いに分割領域(12)の占有面積の分だ
け距離が離れるので、基板(22)の層抵抗(28)とエピタキ
シャル層(23)の層抵抗(29)による抵抗成分が増大するこ
とにより、第１の領域(13)と第２の領域(14)との結合を
粗にできる。また、分割領域(12)の占有面積を利用して
ダミーアイランド(21)を多重構造にすれば、エピタキシ
ャル層(23)の層抵抗が形成する抵抗成分(29)の他に分離
領域(24)のＰ型領域とダミーアイランド(21)のＮ型領域
が形成するＰＮ接合による電位障壁が複数個形成される
ので、前記抵抗成分を増大でき、第１と第２の領域(13)
(14)の結合を更に粗にできる。さらに前記電位障壁はＰ
Ｎ接合による接合容量(30)とも考えられるので、分割領
域(12)上を延在するＶ_ccライン(15)を利用し、N⁺型コン
タクト領域(31)を介してダミーアイランド(21)に電源電
位Ｖ_ccを印加することにより、ダミーアイランド(21)を
交流的に接地できると共に前記接合容量(30)を増大せし
め、前記抵抗成分を増大させることができる。第３図の
例ではダミーアイランド(21)が３重構造を有し、中央の
ダミーアイランド(21)にＶ_ccを、両側のダミーアイラン
ド(21)は何の電位も印加しないフローティングとしてあ
る。一般にダミーアイランド(21)は多重構造である方が
第１と第２の領域(13)(14)の結合を粗にできるので、分
離領域(24)の占有面積をプロセスの最小線幅として分割
領域(12)の占有面積内にできる限り多重に形成する。

以上説明した如く分割領域(12)にダミーアイランド(21)
を形成することで第１と第２の領域(13)(14)の結合を粗
にできるので、斯る利点を利用し半導体チップ(11)に第
５図の如きＦＭ／ＡＭチューナを形成した一実施例を以
下に説明する。

第１図又は第２図において、マットＡ〜Ｄの４個のマッ
ト(18)にＡＭチューナ回路(5)ブロックが、マットＥ〜
Ｉの５個のマット(18)にＦＭ・ＩＦ増幅回路(2)ブロッ
クが、マットＪの１個のマット(18)にその他（オプショ
ン）の回路ブロックが、マットＫ〜Ｍの３個のマット(1
8)にＦＭフロントエンド回路(1)ブロックが、マットＮ
〜Ｐの３個のマット(18)にノイズキャンセル回路(2)ブ
ロックが、マットＱ〜Ｔの４個のマット(18)にマルチプ
レクス回路(4)ブロックが夫々回路ブロック毎に納めら
ている。

マットＫ〜Ｍに納めたＦＭフロントエンド回路(1)は、
アンテナ(6)と図示せぬ同調回路により同調したＲＦ信
号が入力され、該ＲＦ信号と局部発振回路が発生する局
部発振周波数信号とを混合回路で混合することにより１
０．７MHzの中間周波数信号に周波数変換して出力する
機能を有する。この回路は数マイクロボルト(μＶ)と極
めて小さいレベルの信号から数ボルト(V)までの信号を
取扱う為、他回路ブロックからの干渉信号を極端に嫌う
回路である。また、前記局部発振回路はそれ自身が発振
して不要輻射を放出する為、他回路ブロックとはできる
だけ離間したい回路である。

一方、マットＥ〜Ｉに納めたＦＭ・ＩＦ増幅回路(2)
は、前記中間周波数信号をリミッター増幅回路で増幅及
び振幅制限をし、検波回路で検波することによりコンポ
ジット信号に復調するまでの機能を有する。斯る回路は
１０．７MHzとＦＭフロントエンド回路(1)が扱う周波数
と比較的近似した周波数信号を扱い、しかも増幅して大
振幅レベルの信号を扱うので、ＦＭ・ＩＦ増幅回路(2)
からのリーク電流がＦＭフロントエンド回路(1)まで達
すると相互の信号干渉によってＲＦ信号がかき消され、
特に入力レベルが極めて小さい場合、回路が不安定とな
り、著しい場合は発振してしまう。その為、上記ＦＭフ
ロントエンド回路(1)とＦＭ・ＩＦ増幅回路(2)、特に局
部発振回路とリミッター増幅回路の組み合せは相互の分
離を強固にしなければならない組み合せである。

他方、マットＱ〜Ｔに納めたマルチプレクス回路(4)
は、前記コンポジット信号中の和信号(Ｌ＋Ｒ)と差信号
(Ｌ−Ｒ)を、同じくコンポジット信号中に含まれる１９
KHzステレオパイロット信号に応答して作られる３８KHz
スイッチング信号を用いて左右ステレオ信号（Ｌ及び
Ｒ）に分離するステレオ復調機能を有する。この回路
は、前記３８KHzスイッチング信号を発生させるのにト
ランジスタのスイッチング動作を利用する為、その動作
に伴ってスイッチングノイズを発生し易い。例えば前記
スイッチング信号を発生させる回路として位相比較器、
ローパスフィルタ、電圧制御発振器及び複数の分周器か
ら成るＰＬＬ（フェーズ・ロックド・ループ）回路を用
いた場合等が相当する。その為、できることならばＦＭ
フロントエンド回路(1)やＦＭ・ＩＦ増幅回路(2)とは離
しておきたい回路である。

また、マットＮ〜Ｐに納めたノイズキャンセル回路(3)
は前記コンポジット信号にパルス雑音が重畳した際これ
を除去する機能を有する。この回路は特に高周波信号を
扱うものでもスイッチングノイズを発生させるものでも
無い。

さらに、マットＡ〜Ｄに納めたＡＭチューナ回路(5)
は、ＡＭ放送を選局しオーディオ(AF)信号を出力する機
能を有する。一般にＦＭ放送受信時とＡＭ受信時とは外
部制御信号によって完全に切換るものであり且つ周波数
が数百KHz前後であるので、ＡＭチューナ回路(5)とＦＭ
フロントエンド回路(1)やＦＭ・ＩＦ増幅回路(2)との信
号干渉は無いと考えて良い。

斯る構成によれば、ＦＭフロントエンド回路(1)とＦＭ
・ＩＦ増幅回路(2)を夫々第１と第２の領域(13)(14)の
マット(18)に形成したので、両者を分割領域(12)の分だ
け距離的に離せると共に、ダミーアイランド(21)による
インピーダンス増大によって両者のエピタキシャル層(2
3)を介しての結合をより一層粗にできる。その為、ＦＭ
フロントエンド回路(1)とＦＭ・ＩＦ増幅回路(2)とを互
いの信号干渉を防止して１チップ化することが可能とな
る。また、スイッチングノイズを発生し易いマルチプレ
クス回路(4)は、ＦＭ・ＩＦ増幅回路(2)に対しては分割
領域(12)及びダミーアイランド(21)を挾むので、ＦＭフ
ロントエンド回路(1)に対してはノイズキャンセル回路
(3)ブロックとダミーアイランド(21)を間に挾むので、
夫々の回路との結合を粗にして信号干渉を防止できる。

ところで、前記ＦＭフロントエンド回路(1)とＦＭ・Ｉ
Ｆ増幅回路(2)との関係の他にも、隣接するマット(18)
間において、マット(18)内に形成した各回路素子間にお
いて等、基板(22)を介しての干渉は生じる。この干渉は
主に基板(22)へのリーク電流によって生じ、リーク電流
を流出し易い回路素子としては、コンデンサ、飽和動作
を伴うＮＰＮ・ＰＮＰトランジスタ、Ｎ型エピタキシャ
ル層(23)をベースとするラテラルＰＮＰトランジスタ及
びラテラルＰＮＰトランジスタをインジェクタとするＩ
ＩＬ等があげられ、隣接する回路素子ばかりで無く遠方
の回路素子へも基板(22)の電位を上昇させて回路動作を
不安定にする。

斯様なリーク電流に対しては、第３図の如く分離領域(2
4)表面にオーミックコンタクトする吸出し電極(32)によ
って対処する。即ち第４図に示す如く、前記リーク電流
を流出し易い回路素子の即近で干渉を生じることが予測
される回路素子間又は回路素子群間にコンタクトホール
(33)を介してオーミックコンタクトさせ、区画ライン(1
7)を形成するグランドライン(16)に接続して接地するの
である。また、区画ライン(17)を形成するグランドライ
ン(16)自体をも吸出し電極(32)として流用することによ
り、各マット(18)間の干渉を防止すると共にチップサイ
ズの増大を防ぐ。

吸出し電極(32)が接続されるグランドライン(16)は、吸
出したリーク電流の大きさや、グランドライン(16)が共
通インピーダンスを有することを許容するか否かによっ
て分割又は共用される。その為、分割領域(12)上にグラ
ンドライン(16)が複数本延在することになる。例えば第
４図においては、マットＥにＭＦ・ＩＦ増幅回路(2)を
構成するコンデンサ素子が集中的に配置され、基板(22)
へのリークが極めて大であることが予測されるので、区
画ライン(17)を形成するグランドライン(16)自身を吸出
し電極(32)にすると共に、マットＥ全体を吸出し電極(3
2)が囲む様にグランドライン(16)を延在させ、さらにチ
ップ(11)の外周部を延在させてグランド電極パッド(20)
に接続する。マットＥの領域内にある吸出し電極(32)は
上記コンデンサ素子を互いに干渉から防ぐ為である。マ
ットＧの領域内にある吸出し電極(32)は前記リーク電流
を流出し易い回路素子の即近に設けたものであり、この
吸出し電極(32)はリーク電流の絶対値が小さいのでマッ
トＧに回路動作用接地電位を与えるグランドライン(16)
と共通にしている。そして、マットＦとマットＧに夫々
形成した回路素子が機能的にみて共通インピーダンスを
許容するのと、前記リーク電流の絶対値がさほど大きく
ないので、これらのグランドライン(16)は分割領域(12)
上で１本にまとめグランド電極パッド(20)に接続する。

(ト)発明の効果以上説明した如く、本発明はマット(18)を基本とし該マ
ット(18)整数個の領域に各回路ブロックを収納するの
で、各マット(18)毎にパターン設計が行なえ、設計の終
了したマット(18)を組み合せることでＩＣ全体のレイア
ウトが任意に実現できる利点を有する。また、マット(1
8)毎の並行設計ができる利点もある。その為、ＩＣ全体
の設計期間を短縮できると共に、回路機能の異る機種を
設計する際は変更部分のマット(18)だけを設計すれば良
く、残りのマット(18)は前機種の信頼性を保ったまま流
用できるので、機種展開に要する設計期間も大幅に短縮
できる利点を有する。

そして、上記マット(18)を形成する為及びマット(18)に
収納する回路素子に動作電源を与える為のＶ_ccライン(1
5)及びグランドライン(16)を延在させる分割領域(12)の
占有面積を利用し、この部分にダミーアイランド(21)を
設けたので、占有面積の有効利用が図れると共に、分割
領域(12)の分だけ離間した以上に第１と第２の領域(13)
(14)の基板(22)を介しての結合を粗にできる。その為、
周波数と信号レベルが互いに異り信号干渉を生じ易い回
路ブロックを同一チップ(11)上に形成する際、これらの
回路ブロックを第１と第２の領域(13)(14)に分離するよ
うに各マット(18)を組み合せれば、互いの信号干渉を防
止した高性能のＩＣを実現できる利点を有する。また、
上記利点を利用してＦＭフロントエンド回路(1)とＦＭ
・ＩＦ増幅回路(2)とを１チップ化することにより、よ
り安価で高性能のＦＭチューナを提供できる利点をも有
する。

そして更に、マット(18)内のリーク電流を生じ易い回路
素子の近傍に吸出し電極(32)を設けたので、基板(22)へ
のリーク電流を直ちに吸出すことができ隣接する回路素
子間の干渉を防止できる。

また、隣接するマット(18)の間に吸出し電極(32)を延在
させることにより、前記マット(18)内の吸出し電極(32)
で除去しきれなかったリーク電流やその他の回路素子か
らのリーク電流を吸出し、隣接するマット(18)間におけ
る干渉を防止できる。さらに、区画ライン(17)を形成す
る為のグランドライン(16)を吸出し電極(32)として利用
することにより、占有面積の効率利用ができる利点をも
有する。

【図面の簡単な説明】

第１図と第２図は本発明を説明する為の平面図、第３図
及び第４図は夫々本発明を説明する為の要部断面図及び
要部平面図、第５図はＦＭ／ＡＭチューナ回路を説明す
る為の回路図である。 (12)は分割領域、(13)(14)は第１と第２の領域、(15)(1
6)はＶ_cc及びグランドライン、(18)はマット、(21)はダ
ミーアイランド、(24)はＰ⁺型分離領域、(32)は吸出し
電極である。

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｂ 1/08 Ｅ 7240−5Ｋ

Claims

【特許請求の範囲】

【請求項１】半導体チップの半導体層中央に、この半導
体チップを第１の領域および第２の領域に実質的に分割
する分割領域と、この第１の領域および第２の領域に位置付けられ、実質
的に同じサイズの形状が複数個で成る前記半導体層内に
形成される半導体素子の配置領域（マット）と、前記配置領域の一方の側辺および他方の側辺に設けられ
た電源ラインおよびグランドラインと、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア型の
半導体集積回路であって、前記機能別に分けられた電子回路ブロックの全ての半導
体素子は、前記配置領域（マット）を単位としてこの電
子回路ブロックの総半導体素子数を分割して得られる複
数個の配置領域（マット）に、実質的に形成され、前記分割領域には、前記半導体チップの周辺に設けられ
た電源パッドおよびグランドパッドへ延在される前記電
源ラインおよび前記グランドラインが設けられ、且つ前記半導体層に形成されたこの半導体層と逆導電型の分
離領域により囲まれた前記半導体層より成るダミーアイ
ランドがこの分割領域に沿って前記半導体チップ周辺部
まで設けられることを特徴としたリニア半導体集積回
路。
【請求項２】半導体チップの半導体層中央に、この半導
体チップを第１の領域および第２の領域に実質的に分割
する分割領域と、この第１の領域および第２の領域に位置付けられ、実質
的に同じサイズの形状が複数個で成る前記半導体層内に
形成される半導体素子の配置領域（マット）と、前記配置領域の一方の側辺および他方の側辺に設けられ
た電源ラインおよびグランドラインと、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア型の
半導体集積回路であって、前記機能別に分けられた電子回路ブロックの全ての半導
体素子は、前記配置領域（マット）を単位としてこの電
子回路ブロックの総半導体素子数を分割して得られる複
数個の配置領域（マット）に、実質的に形成され、前記複数の電子回路ブロックは、高周波の第１の回路ブ
ロックとこれに対して機能および周波数の異なる第２の
回路ブロックを少なくとも備え、前記第１の回路ブロックが前記第１または第２の領域の
一方に形成され、前記第２の回路ブロックが前記第１ま
たは第２の領域の他方に形成され、前記分割領域には、前記半導体チップの周辺に設けられ
た電源パッドおよびグランドパッドへ延在される前記電
源ラインおよび前記グランドラインが設けられ、且つ前記半導体層に形成されたこの半導体層と逆導電型の分
離領域により囲まれた前記半導体層より成るダミーアイ
ランドがこの分割領域に沿って前記半導体チップ周辺部
まで設けられることを特徴としたリニア半導体集積回
路。