JPH0666414B2

JPH0666414B2 - 半導体集積回路

Info

Publication number: JPH0666414B2
Application number: JP63173008A
Authority: JP
Inventors: 和男冨塚; 栄菅山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1994-08-24
Anticipated expiration: 2009-08-24
Also published as: JPH0223635A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はFM／AMチューナ等、信号周波数や信号レベルが
異る回路ブロックを同一半導体基板上に形成した半導体
集積回路に関する。

（ロ）従来の技術 TVチューナ、FM／AMチューナ等の電子機器は、RF（Radi
o Frequency）信号からオーディオ信号を取出す為、機
能毎に分割した各回路ブロックの取扱う信号の周波数が
異る場合が多い。例えば日本国内向けのFMチューナだけ
でも、RF信号は76〜90MHz、中間周波数信号は10.7MHz、
そして20〜20000Hzのオーディオ信号と、20Hz〜90MHzの
広範囲の信号を取扱うことになる。

上記FM／AMチューナの一例を第７図に示す。同図におい
て、（１）はFM放送を選局しその受信周波数信号と局部
発振回路（２）の発振周波数信号とを混合回路（３）で
混合することにより中間周波数に周波数変換するFMフロ
ントエンド回路、（４）は中間周波数信号（IF信号）を
増幅・振幅制限し且つこれを検波してオーディオ信号
（AF信号）を得るFM・IF増幅回路、（５）は例えば特公
昭62−21461号に記載されているが如き機能を有するノ
イズキャンセル回路、（６）はステレオ放送の場合にＬ
チャンネル、Ｒチャンネル信号に復調するマルチプレク
ス回路、（７）はAM放送を選局しオーディオ信号を出力
するAMチューナ回路である。例えばFM放送受信の場合、
アンテナ（８）から入力し、RF増幅回路（９）で高周波
増幅したRF信号とFMフロントエンド回路（１）の局部発
振回路（２）が出力する発振周波数信号とをFMフロント
エンド回路（１）の混合回路（３）で混合することによ
りFMフロントエンド回路（１）からIF信号を出力し、該
IF信号をFM・IF増幅回路（４）の検波回路で検波するこ
とによりFM・IF増幅回路（４）からコンポジット信号を
出力し、マルチプレクス回路（６）によって出力端子
（10）に夫々Ｌチャンネル、Ｒチャンネルのオーディオ
信号を出力する様構成されている。尚、斯る構成のFMチ
ューナ回路は例えば昭和62年12月10日発行、「′88三洋
半導体データブックポータブルオーディオ用バイポー
ラ集積回路用編」第152頁に記載されている。

ところで、近年の電子機器は増々小型化・高性能化が求
められ、それに伴って第７図の回路はできる限り１チッ
プ化する方向に進んでいる。しかしながら、上記FMチュ
ーナの例ではFMフロントエンド回路（１）が数十MHzの
高周波信号を扱う為、不要輻射による他回路への干渉が
生じ易い。また、アンテナ（８）からの微弱レベル信号
を取扱う為、他回路ブロックとの干渉により回路動作が
不安定になり易く、著しい場合には発振してしまう。そ
の為、FMフロントエンド回路（１）をも１チップ化する
ことは極めて困難であった。

さらに、近年の電子機器は増々多種・多様化してきてお
りパターン設計時間の短縮が望まれている。また、設計
を終了した半導体集積回路に対して特定の回路ブロック
を削除、置換、追加といった様々な要求がある。しかし
ながら、前記特定の回路ブロックが必ずしも同一占有面
積内に納められるとは限らないので、各要求毎に再度設
計し直さなくてはならず、前記要求に対して即応できな
い欠点があった。

（ハ）発明が解決しようとする課題この様に、従来はFMフロントエンド回路（１）をも集積
化することは回路干渉が生じ易い為に極めて困難である
欠点があった。また、パターン設計の開発期間が長く、
様々な要求に即応できない欠点があった。

（ニ）課題を解決するための手段本発明は斯上した欠点に鑑み成されたもので、FMフロン
トエンド回路（１）をダミーアイランド（23）で囲むこ
とにより他回路との干渉を防止するものである。また、
半導体チップ（11）の表面を実質的に同一サイズのマッ
ト（18）に分割し、各回路ブロックを夫々マット（18）
整数個分の領域に納めると共に、FMフロントエンド回路
（１）を納める際はこの周囲をダミーアイランド（23）
で囲むことにより、回路干渉を防止してマット（18）の
組み合せによるパターン設計を容易ならしめるものであ
る。

（ホ）作用本発明によれば、ダミーアイランド（23）のＮ型高抵抗
層による抵抗成分が介在するので、且つダミーアイラン
ド（23）のＮ型層と高濃度分離領域（30）とによるPN接
合障壁が前記抵抗成分を増大するので、ダミーアイラン
ド（23）で区画された両者の結合を粗にできる。また、
ダミーアイランド（23）により回路干渉を防止できるの
で、マット（18）化したICにマット（18）の効果を損う
こと無くFMフロントエンド回路（１）を組み込むことが
可能になる。

（ヘ）実施例以下、本発明を図面を参照しながら詳細に説明する。

先にパターン設計を容易ならしめるマットについて第３
図を用いて説明する。同図において、半導体チップ（1
1）の中央にこれを略一直線で横切る分割領域（12）を
形成し、半導体チップ（11）の素子形成領域を実質的に
上下同一サイズの２つの領域に区画する。分割領域（1
2）は後述するようにグランドライン（13）や電源ライ
ン（14）を延在させる為の必要不可避領域であり且つ回
路素子を形成しない領域であって、分割領域（12）を形
成することにより、区画した前記２つの領域を夫々第１
と第２の領域（15）（16）とする。そして、分割領域
（12）とは直交する方向にグランドライン（13）と電源
ライン（14）とを一組として隣接させて延在させた区画
ライン（17）を設け、該区画ライン（17）を複数本並設
することにより半導体チップ（11）の表面を実質的に同
一サイズの多数個のマット（18）に分割する。マット
（18）の大きさは任意の一定数の素子がレイアウトでき
る占有面積に設定し、その横幅は経験的にNPNトランジ
スタ５〜６個を１列に並べられるような横幅に設定す
る。

マット（18）の両側は区画ライン（17）を構成するグラ
ンドライン（13）と電源ライン（14）とをペアで延在さ
せるので、それらを規則的に配列、例えば櫛歯状に相対
向する様に延在させることにより、マット（18）の１辺
にはグランドライン（13）が、他辺には電源ライン（1
4）が夫々接するように延在させ、マット（18）に形成
した回路素子に動作電源を供給する。

区画ライン（17）を延在したグランドライン（13）と電
源ライン（14）は、各回路ブロック毎やそれらが共通イ
ンピーダンスを持つことを許可するか否かによりまとめ
られ、分割領域（12）上を延在させて各々が対応するグ
ランド電極パッド（19）や電源電極パッド（20）に個別
に接続される。結果、分割領域（12）上はグランドライ
ン（13）と電源ライン（14）が複数本延在し、且つ１本
１本は配線インピーダンスを低減する為比較的幅広に形
成されるので、分割領域（12）も当然比較的大占有面積
を必要とする。

区画ライン（17）を延在させるグランドライン（13）と
電源ライン（14）、分割領域（12）上を延在させるグラ
ンド（13）と電源ライン（14）、及び各マット（18）内
における回路素子間の接続配線は、櫛歯状レイアウトを
利用することで基本的に第１層目配線層によって行う。
第２層目以降は区画ライン（17）や分割領域（12）を横
断してマット（18）間の信号伝達用配線やシールド電極
（21）を形成するのに主として用いる。

尚、分割領域（12）は時として各区画ライン（17）と平
行にも延在させる。これは、パッケージのピン配列の要
求に対するV_CC電極パッド（20）とグランド電極パッド
（19）の位置的制約や、隣接したマット（18）または回
路機能ブロックにおいて特に離間したい関係がある場合
に各マット（18）の間に設ける。第３図においては、マ
ットＤとＥの間が前者の理由、マットＭとＮの間が後者
の理由である。そして、前記平行に延在させた分割領域
（12a）の終端付近に設けたV_CC電極パッド（20）とグラ
ンドパッド（19）から夫々V_CCライン（14）とグランド
ライン（13）を引き廻し、続いて前記半導体チップ（1
1）の中央を横切る分割領域（12）の上を引き廻して各
マット（18）内の回路素子に接続する。

この様に素子形成領域を多数個のマット（18）に分割し
た半導体チップ（11）に機能別回路ブロックを納める場
合、各回路ブロックは以下の通りに収納する。

先ずマット（18）が任意の一定の素子数を収納できるサ
イズに設計されているので、前記回路ブロックを前記一
定の素子数に区分する。例えばマット（18）の大きさ10
0素子収納用で、前記回路ブロックが270素子程度なら
ば、３個のマット（18）を用意して各々100素子を目安
に区分する。むろん、占有面積の大きなコンデンサ等は
考慮に入れる。そして、上記区分に従って各マット（1
8）毎に回路素子を収納し、マット（18）に収納したNPN
・PNPトランジスタ、ダイオード、抵抗、コンデンサ等
の回路素子間の接続配線を第１層目配線層で終了してお
く。これを繰り返して全てのマット（18）のパターン設
計を終えた後、前記３個のマット（18）を隣接して配置
し、第２層目以降の配線によって各マット（18）間の電
気的接続を行うことにより、機能別回路ブロックを構成
する。そして、全ての回路ブロックをマット（18）に収
納した後、全てのマット（18）を組み合せ、第２層目以
降の配線層により各回路ブロック間の電気的接続を行う
ことにより全体のICを設計する。

斯る構成によれば、機能の異る複数の回路ブロックを夫
々整数個のマット（18）に収納することにより、各回路
ブロック毎の設計を行え且つ回路ブロックを一定の素子
数に分割してマット（18）毎の設計が行えるようにな
る。その為、回路ブロックまたはマット（18）毎の並行
設計が可能となり、設計期間の大幅な短縮が図れる。ま
た、回路変更も回路ブロック毎に且つマット（18）毎に
行えるので、IC全体の設計変更は不要であり、変更部分
以外は全機種の信頼性を保ったまま流用することができ
る。

次に第７図の如きFM／AMチューナ回路をマット（18）に
収納した半導体集積回路を第１乃至第５図を用いて説明
する。

先ず第３図に基き、FMフロントエンド回路（１）が約25
0個の素子数で構成されているので、３個のマット（1
8）を用意すると共にFMフロントエンド回路（１）全体
を80〜100素子毎に区分し、この区分に従ってマットK,
L,M夫々に回路素子を収納し、マット（18）内の接続配
線とマット（18）とマット（18）間の接続配線を処すこ
とによりFMフロントエンド回路（１）の機能構成を実現
する。同様に他の回路ブロックもマット（18）に収納
し、AMチューナ回路（７）をマットＡ〜マットＤに、FM
・IF増幅回路（４）をマットＥ〜マットＩに、ノイズキ
ャンセル回路（５）をマットＮ〜マットＰに、マルチプ
レクスデコーダ回路（６）をマットＱ〜マットＴに、そ
してその他（オプション）の回路をマットＪに夫々収納
し、全体を半導体チップ（11）の四角形状内に収まる様
に配置する。そして、各回路ブロック間の接続配線を処
すことによりIC全体の機能構成を実現する。

ところで、FMフロントエンド回路（１）はアンテナ
（８）と後で述べる同調回路により同調した数十MHzのR
F信号が入力され、該RF信号と局部発振回路（２）が出
力する局部発振周波数信号とを混合回路（３）で混合す
ることにより10.7MHzの中間周波（IF）信号に周波数変
換する機能を有する。また、局部発振回路（２）と混合
回路（３）が主体となる他に、混合回路（３）のIF出力
信号を増幅してFM・IF増幅回路（４）へ出力する為の増
幅回路（IF・Amp）や、受信信号レベルを自動的にコン
トロールする為の自動利得制御回路（AGC）等、前記主
体となる回路に付随するその他の回路が組み込まれるこ
とが多い。これ等の回路は数十MHzの高周波信号を扱い
且つ数マイクロボルト（μＶ）の微小レベルから比較的
大きな振幅レベルまでの信号を正確に処理しなければな
らない為、他の回路ブロックとの干渉を嫌う回路であ
る。その中でも特に、局部発振回路（２）は高周波発振
という極めて不安定な動作を正確に行わなければならな
いので、最も注意を有する回路である。これに対し、そ
の他の回路ブロックの中ではIF信号を増幅・振幅制限す
るFM・IF増幅回路（４）が、10.7MHzと比較的近似し且
つ大振幅レベルの信号を扱うのでFMフロントエンド回路
（１）との関係を最も注意したい回路ブロックである。

斯上した回路ブロック間の干渉を防止する為、FMフロン
トエンド回路（１）は様々な干渉対策を処す。

その第１は、FMフロントエンド回路（１）を形成した領
域の上を覆うシールド電極（21）である。シールド電極
（21）は第２層目配線層以降の配線層で形成され交流的
に接地となる電源電位V_CCまたはグランド電位GNDを印加
する。このシールド電極（21）を設けることにより、シ
ールド電極（21）が交流的に接地となる電位に固定され
ているので、FMフロントエンド回路（１）、その中でも
特に発振動作を伴う局部発振回路（２）からの不要輻射
を遮へいし、他回路への干渉及び他回路からの干渉信号
を遮断する。

この時、グランドライン（13）と電源ライン（14）を第
１層目配線層で、シールド電極（21）を第２層目配線層
で夫々行おうとすると、区画ライン（17）がある為、FM
フロントエンド回路（１）内のマット（18）間の接続配
線は設計自由度が厳しい。そこで、FMフロントエンド回
路（１）は区画ライン（17）を除去することにより、全
体を２層配線構造で済ませる。この様に、FMフロントエ
ンド回路（１）はマット（18）化するか否かに拘わらず
マット（18）整数個分の領域に納めることにより、多数
個のマット（18）を半導体チップ（11）の四角形状に対
応させて組み合せることが容易であり、且つFMフロント
エンド回路（１）ブロックの移設・置換・削除等の容易
さを損うことが無い。

FMフロントエンド回路（１）のパターンを第４図に示
す。前記干渉対策の第２は、局部発振回路（２）部分は
単独でシールド電極（21a）を設け、シールド電極（2
1）が共通インピーダンスを持つことを防ぐことによ
り、シールド電極（21）を交流的接地電位に堅固に固定
して回路動作の安定化を図る。これは、シールド電極
（21）を介してのFMフロントエンド回路（１）内での干
渉や、他回路からの干渉電流がシールド電極（21）を介
して局部発振回路（２）まで達することによる干渉を防
止することにもなる。混合回路（３）を覆うシールド電
極（21b）と前記付随するその他の回路を覆うシールド
電極（21c）も夫々に分割すると、一層回路動作の安定
化が図れる。

前記干渉対策の第３は、局部発振回路（２）専用のグラ
ンド電極パッド（19a）を設け、グランドライン（13a）
も他とは別個に設けることにより、グランド電位GND用
配線の何れかが共通インピーダンスを持つことによる干
渉を防ぐ。混合回路（３）と前記付随するその他の回路
用のグランドライン（13b）（13c）も夫々個別に延在さ
せてグランド電極パッド（19）に接続する。その際、グ
ランドライン（13a）（13b）（13c）とシールド電極（2
1a）（21b）（21c）との夫々の接続はできる限りグラン
ド電極パッド（19）に近い部分で行うことにより、グラ
ンドライン（13）の配線インピーダンスによる無用な電
位上昇を最小限に抑える。外部接続用のリード端子も局
部発振回路（２）専用に設ける。この用な構成とするこ
とにより、局部発振回路（２）へ印加するグランド電位
GNDを堅固に固定し、他からの干渉を避けることで回路
動作の安定化を図る。

前記干渉対策の第４は、FMフロントエンド回路（１）の
中でも局部発振回路（２）を最も隅部へ配置することに
より、局部発振回路（２）をFM・IF増幅回路（４）から
最大限離間させて配置する。この様にすれば、局部発信
回路（２）が距離的に離れると共に、局部発振回路
（２）の周囲を混合回路（３）と前記付随するその他の
回路用のシールド電極（21b）（21c）が囲むので、FM・
IF増幅回路（４）からの信号干渉を最小限に抑えること
ができる。隅部へ離間することはまた、グランド電極パ
ッド（19a）から局部発振回路（２）までのグランドラ
イン（13a）の延在長さを最短にできるので、局部発振
回路（２）の安定動作にも寄与する。

前記干渉対策の第５は、FMフロントエンド回路（１）領
域内に半導体基板とオーミックコンタクトする吸出し電
極（22）を設けることである。吸出し電極（22）は局部
発振回路（２）及び混合回路（３）と、前記付随するそ
の他の回路との間に延在するグランドライン（13c）に
接続されて両者の間を流れるリーク電流を吸出す他、回
路素子の中で飽和動作を行うNPN・PNPトランジスタや、
コンデンサ、抵抗等、リーク電流を流出することが予測
される回路素子の即近に設けてリーク電流を吸出す。吸
出したリーク電流はそのままグランドライン（13c）を
介してグランド電極パッド（（19b）へ吸出されるか、
または回路の上を覆うシールド電極（21a）（21b）（21
c）に吸出され、シールド電極（21a）（21b）（21c）に
コンタクトするグランドライン（13b）（13c）（13d）
を介してグランド電極パッド（19a）（19b）に接続され
る。局部発振回路（２）だけは吸出し電極（13d）とシ
ールド電極（21a）に接地電位GNDを与えるグランドライ
ン（13d）と局部発振回路（２）を構成する回路素子に
接地電位GNDを与えるグランドライン（13a）を別個に設
けることにより、吸出したリーク電流による接地電位GN
D上昇の影響を避ける。この様な構成とすることによ
り、基板表面を介してのリーク電流による相互干渉を防
止する。

そして、前記干渉対策の第６は、本発明の特徴とする如
くFMフロントエンド回路（１）収納領域をダミーアイラ
ンド（23）で囲むことである。

第１図において、（24）は局部発振器回路（２）の収納
領域、（25）は混合回路（３）の収納領域、（26）は前
記付随するその他の回路の収納領域であり、先ずFMフロ
ントエンド回路（１）ブロック全体をダミーアイランド
（23）で完全に囲むと共に、局部発振回路（２）の収納
領域（24）だけをさらにダミーアイランド（23a）で区
画する。局部発振回路（２）の回路素子に接地電位GND
を与える専用のグランド電極パッド（19a）形成領域も
局部発振回路（２）を囲むダミーアイランド（23a）内
に納め、分離領域を介して基板に接地電位を与える。ダ
ミーアイランド（23）は基板と接続する高濃度分離領域
で囲まれ電気的に他とは絶縁された領域であり、その為
ダミーアイランド（23）は電源電位V_CCまたは何の電位
も印加しないフローティング状態にする。

上記シールド電極（21）、吸出し電極（22）及びダミー
アイランド（23）を処したFMフロントエンド回路（１）
部分の断面構造は第５図に示す様になる。

第５図において、（27）はＰ型半導体基板、（28）はＮ
型エピタキシャル層、（29）はN⁺他埋込領域、（30）は
基板（21）に接続するP⁺型分離領域、（31）は素子形成
用のアイランド、（23）（23a）はダミーアイランド、
（32）（33）は回路素子形成用のＰまたはＮ型拡散領
域、（34）はエピタキシャル層（28）を覆う酸化膜、
（35）は第１層目配線層による素子間接続配線、（13
b）（13c）はグランドライン、（22）は吸出し電極、
（36）は層間絶縁膜、（21a）（21b）は第２層目配線に
よるシールド電極である。同図から明らかな様に、ダミ
ーアイランド（23）（23a）はエピタキシャル層（28）
表面から接地電位GNDが与えられる基板（27）表面まで
達するP⁺型分離領域（30）がエピタキシャル層（28）を
区分することにより形成したものである。斯る構成によ
れば、ダミーアイランド（23）のＮ型高抵抗層によりダ
ミーアイランド（23）を挾む両側の領域の間に抵抗成分
が挿入されるので、基板（27）と水平方向に流れるリー
ク電流の通過を阻止することができ、両者のリーク電流
による回路干渉を防止できる。また、ダミーアイランド
（23）と分離領域（30）が形成するPN接合の電位障壁が
前記抵抗成分が実質的に増大させるので、一層回路間の
結合を粗にできる。尚、ダミーアイランド（23）（23
a）上には、グランドライン（13b）（13c）または電源
ライン（14）の延在エリアとして活用すると占有面積の
有効利用ができる。

以上に説明したFMフロントエンド回路ブロック（１）部
分における干渉対策の他、分割領域（12）を利用するこ
とにより一層の干渉対策が可能である。即ち、前述した
様に分割領域（12）は比較的大占有面積を要するので、
マットＫ〜マットＭまたはこれに相応する領域を利用す
ることによりFMフロントエンド回路（１）を半導体チッ
プ（11）の隅部へ配置し、FM・IF増幅回路（４）はマッ
トＥ〜マットＩを利用することにより、両者を分割領域
（12）を挾んで配置する。この様な構成とすることによ
り、両者を分割領域（12）の分だけ離設できるので、相
互干渉を最小にできる。

また、第２図に示す如く、分割領域（12）の占有面積を
利用しこの領域に第５図の様なダミーアイランド（23）
を多数本設けておくことにより、一層リーク電流による
相互干渉を防止できる。

第６図は上記FMフロントエンド回路（１）をも内蔵した
ICを用いて構成したFM／AM受信機である。同図におい
て、（40）は受信する周波数を選択し同調したRF信号を
FMフロントエンド回路（１）の混合回路（３）またはAM
チューナ回路（７）の混合回路へ出力する同調回路、
（41）（42）は表面弾性波フィルタ（43）から成り、混
合回路（３）の出力信号からFM・IF信号だけを取出す第
1,第２フィルタ回路、（44）はFM・局部発振回路（２）
の発振周波数を決定する局部発振回路（２）の受動回路
素子、（45）はマルチプレクスデコーダ回路（６）の電
圧制御発振回路（VCO）の発振周波数を決定する水晶振
動子、（46）はAM・IF信号だけを通過させるフィルタ回
路、（47）はAMチューナ回路（７）の局部発振回路の受
動回路素子、（48）はＬ及びＲチャンネルの出力端子で
ある。この他、素子定数的に集積化が困難な値を持つコ
ンデンサや抵抗が外付けされて全体の回路が実現する。

上記構成によれば、基本的に集積化困難な大容量値のコ
ンデンサ、抵抗、バリスタ等の受動回路素子を外付けす
る他、同調回路（40）だけを外付けするだけでFM／AMチ
ューナが実現できるので、部品点数を減少することによ
り安価なチューナを構成できる。

（ト）発明の効果以上説明した如く、本発明によれば、FMフロントエンド
回路（１）をダミーアイランド（23）で囲むことにより
干渉を防止し、FMフロントエンド回路（１）をも１チッ
プ化したICを実現できる利点を有する。

また、マット（18）を基本としマット（18）を組み合せ
ることでIC全体のレイアウトを行うので、各回路ブロッ
ク毎または各マット（18）毎の並行設計が可能となりパ
ターン設計期間の大幅な短縮が図れる。また、回路変更
も回路ブロック毎またはマット（18）毎に行えるので、
IC全体の設計変更は不要であり、変更部分以外は前機種
の信頼性を保ったまま流用できる利点を有する。

そして、FMフロントエンド回路（１）をマット（18）整
数個分の領域に納め、且つダミーアイランド（23）によ
り干渉を防止できるので、FMフロントエンド回路（１）
ブロックを他の回路と同様に扱え、マット（18）の組み
合せによるパターン設計の容易さを損わずに済むという
利点を有する。

そして、上記半導体集積回路はFMフロントエンド回路
（１）をも１チップ化できるので、値的に集積化が困難
なコンデンサや抵抗、バリスタ等の受動回路素子と同調
回路（40）を構成する回路素子を付加することにより、
安価で高性能のFM／AMチューナを構成できる利点を有す
る。

【図面の簡単な説明】

第１図は本発明を説明する為の要部拡大平面図、第２図
及び第３図は本発明を説明する為の平面図、第４図はFM
フロントエンド回路（１）部分を示す拡大平面図、第５
図は第４図の要部断面図、第６図は本発明のラジオ受信
機を説明する為の回路図、第７図はFM／AMチューナ回路
を示す回路図である。（11）は半導体チップ、（12）は分割領域、（13）はグ
ランドライン、（14）は電源ライン、（17）は区画ライ
ン、（18）はマット、（19）はグランド電極パッド、
（21）はシールド電極、（23）はダミーアイランド、
（30）は分離領域、（40）は同調回路である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/06 Ｈ０４Ｂ 1/08 Ｅ 7240−5Ｋ

Claims

【特許請求の範囲】

【請求項１】少なくとも局部発振回路と混合回路を含み
RF（Radio Frequency）信号をIF（中間周波）信号へ周
波数変換するフロントエンド回路ブロックと、前記IF信
号を増幅・振幅制限するIF増幅回路ブロックとを一導電
型の半導体基板上に積層された逆導電型のエピタキシャ
ル層に集積化し、前記フロントエンド回路ブロックの周
囲を接地電位に固定された前記半導体基板と接続する同
一導電型の高濃度分離領域によって囲まれた前記エピタ
キシャル層より成る島領域により完全に囲み、且つ前記
局部発振回路とこの他の前記フロントエンド回路ブロッ
クを完全に分離するようにこの局部発振回路をこの島領
域で完全に囲んだことを特徴とした半導体集積回路。
【請求項２】半導体チップの半導体層に位置付けられ、
実質的に同じサイズの形状が複数個で成る前記半導体層
内に形成される半導体素子の配置領域（マット）と、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア型の
半導体集積回路であって、前記機能別に分けられた電子回路ブロックは、少なくと
も局部発振回路を有するフロントエンド回路ブロックを
有し、前記電子回路ブロックの全ての半導体素子は、前
記配置領域（マット）を単位としてこの電子回路ブロッ
クの総半導体素子数を分割して得られる複数個の配置領
域（マット）に、実質的に形成され、前記フロントエンド回路ブロックの周囲を接地電位に固
定された高濃度分離領域によって囲まれる前記半導体層
より成る島領域により完全に囲んだことを特徴とするリ
ニア型の半導体集積回路。
【請求項３】半導体チップの半導体層中央に、この半導
体チップを第１の領域および第２の領域に実質的に分割
する分割領域と、この第１の領域および第２の領域に位置付けられ、実質
的に同じサイズの形状が複数個で成る前記半導体層内に
形成される半導体素子の配置領域（マット）と、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア半導
体集積回路であって、前記機能別に分けられた電子回路ブロックは、少なくと
も局部発振回路を有するフロントエンド回路ブロックを
有し、前記電子回路ブロックの全ての半導体素子は、前
記配置領域（マット）を単位としてこの電子回路ブロッ
クの総半導体素子数を分割して得られる複数個の配置領
域（マット）に、実質的に形成され、前記フロントエンド回路ブロックの周囲を接地電位に固
定された高濃度分離領域によって囲まれる前記半導体層
より成る島領域により完全に囲んだことを特徴とするリ
ニア型の半導体集積回路。
【請求項４】前記局部発振回路とこの他の前記フロント
エンド回路ブロックを完全に分離するようにこの局部発
振回路をこの島領域で完全に囲んだことを特徴とした請
求項２または３記載のリニア型の半導体集積回路。