JPH0648708B2

JPH0648708B2 - 半導体集積回路

Info

Publication number: JPH0648708B2
Application number: JP63173005A
Authority: JP
Inventors: 和男冨塚; 栄菅山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1994-06-22
Anticipated expiration: 2009-06-22
Also published as: JPH0223661A

Description

【発明の詳細な説明】 (イ)産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトを有した半導体集積回路に関するものである。
更には複数の電源パッドを有効に活用する半導体集積回
路に関するものである。

(ロ)従来の技術一般に、特開昭５９−８４５４２号公報（Ｈ０１Ｌ 21
/76）の如く、複数個の回路ブロックを同一の半導体基
板上に形成する半導体集積回路技術は、第６図の構成と
なっている。

第６図は、半導体チップ(101)の概略平面図であり、ａ
乃至ｆは回路ブロックを示す。これらの回路ブロック
は、夫々取り扱う周波数および信号レベルが異なり、機
能も夫々異なる。

この回路ブロックは、第７図の如くP^-型の半導体基板(1
02)上のＮ型の領域(103)に形成され、各回路ブロック
は、その周辺に隣接する高濃度のP⁺型の領域(104)によ
って区画されている。ここでブロックｂとブロックｃで
示してある。

この区画用のP⁺型の領域(104)は、その一端をP^-型の半
導体基板(102)に接するとともに、他端は半導体表面の
酸化膜(105)を通してグランドライン(106)にオーミック
接続される。

グランドライン(106)は、各ブロックから集積回路の中
央部にまとめ、左端にある１つあるいは複数のグランド
ボンディングパッドGNDに延在されている。

次に各ブロック回路の電源ライン(V_CC)は、第６図に示
すように、集積回路の外周部にまとめ、夫々個別に１つ
あるいは複数の電源ボンディングパッドに接続される。

(ハ)発明が解決しようとする課題前記グランドラインおよび電源ラインは、パッドを介し
て各ブロックへ延在されているため、ブロックの数によ
ってはこのグランドラインおよび電源ライン数が多くな
り、パッドが大きくなる問題を有していた。

一方、前記ａ〜ｆのブロックの動作を区別してみると、
常時動作しているブロック、同時に働かないブロックの
２種類に分かれる。この同時に働かないブロックは、や
はり前記グランドラインおよび電源ラインが夫々設けて
ある。例えばブロックｃとブロックｆが同時に働かない
と仮定すると、ブロックｃが動作していればグランドラ
イン(107)と電源ライン(108)は無駄であり、ブロックｆ
が動作していればグランドライン(109)と電源ライン(11
0)は無駄となる。従ってチップ内を有効に活用していな
いことになる。

また回路ブロックａ乃至ｆは、機能が異なるため、ブロ
ック内に存在する素子数が異なり、ブロック・サイズが
夫々異なってしまう構成となっているので、この回路ブ
ロック全てを効率良く、半導体チップ(101)内に収める
ためには、各回路ブロックの大きさが相互的に働いてし
まい、同一チップ内への集積を難しくしている問題があ
った。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第６図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各ブロックの大きさが異なるので全て
のパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

(ニ)課題を解決するための手段本発明は、斯る課題に鑑みてなされ、同時に働かないブ
ロックは、１つの電源およびグランドパッドを使い、こ
のパッドより延在される電源ラインおよびグランドライ
ンの一部を共用することで解決し、区画ライン(5)で、
半導体チップ(1)上面を実質的に同一のサイズの多数の
マットに分割し、複数の機能の異なる電子回路ブロック
を１つ以上の整数個のマット内に収容することにより、
従来の問題を解決するものである。

(ホ)作用本発明に依れば、例えば第１および第２の電子回路ブロ
ック毎に電源パッドおよびグランドパッドを有し、夫々
のパッドより電源ラインおよびグランドラインが延在さ
れたものに於いて、同時に働かないことを考えればパッ
ドもラインも共用できるので、１つの電源パッドおよび
グランドパッドを使い、これより延在される電源ライン
およびグランドラインの少なくとも一部を共用すること
でチップ内を有効に活用でき、また区画ライン(5)で半
導体チップ(1)上面を実質的に同一サイズの多数のマッ
トに分割し、複数の機能の異なる電子回路ブロックを整
数個のマット内に収容することにより、電子回路ブロッ
ク毎の設計を行え且つ電子回路ブロックを一定の素子数
で分割しマット毎の設計が行える様になる。従って電子
回路ブロック毎に分割して並行設計が可能であり、設計
期間の大幅短縮を図れる。また回路変更も電子回路ブロ
ック毎に且つマット毎に行えるので、ＩＣ全体の設計変
更は不要となる。

(ヘ)実施例先ず第１図を参照して本発明の第１の実施例を詳述す
る。

半導体チップ(1)上面を二点鎖線で示す分割領域(2)を用
いて、実質的に同一形状で、第１および第２の領域
(3)，(4)に２等分し、夫々の領域(3)，(4)は、Ａ〜Ｊ，
Ｋ〜Ｔのマットに分割されている。Ａ〜Ｊ，Ｋ〜Ｔの各
マット間には実線で示す電源ラインと一点鎖線で示すグ
ランドラインを隣接して並列に延在させた区画ライン
(5)で区分されている。

区画ライン(5)を形成する電源ラインおよびグランドラ
インの配列は各マットＡ〜Ｊ，Ｋ〜Ｔの左側に実線で示
す電源ラインを設け、右側に一点鎖線で示すグランドラ
インが設けられる。従って両端の区画ライン(5)のみが
電源ラインまたはグランドラインの一方で形成され、中
間の区画ラインは両方で構成されている。各マットＡ〜
Ｊ，Ｋ〜Ｔに隣接する電源ラインおよびグランドライン
は、夫々のマットに集積され、回路ブロックへの電源供
給を行っている。

また各区画ライン(5)の電源ラインとグランドライン
は、三点鎖線で示す第３の電源ライン(6)と第２の電源
ライン(7)、第３のグランドライン(8)と第２のグランド
ライン(9)に夫々対向して櫛歯状に接続され、この第３
および第２の電源ライン(6)，(7)および第３および第２
のグランドライン(8)，(9)は、ペレットの周辺に設けら
れたパッドの中の電源パッドV_CC1,V_CC2およびグランド
パッドGND1,GND2に導かれている。

後で明らかとなるが、回路の都合上、マットＫ〜Ｍは、
これらのパッドとは別の、V_CC3,V_CC4,GND3,GND4を使用
し、また各電源ライン、グランドライン、および第２お
よび第３の電源ライン(7)，(6)、第２および第３のグラ
ンドライン(9)，(8)は、原則的には２層配線の内の１層
配線で実現されている。

上述した区画ライン(5)で区分される各マットＡ〜Ｊ，
Ｋ〜Ｔは、実質的に同一の大きさの形状に形成され、具
体的には幅をＮＰＮトランジスタ６個が並べられるよう
に設定され、長さは、設計上容易な一定の素子数、例え
ば約１００素子がレイアウトできるように設定されてい
る。このマットの大きさについては、ＩＣ化する電子回
路ブロックにより、設計し易い素子数に応じて任意に選
択できる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン(5)について具体的に説
明する。

第２図ＡはマットＢ付近の拡大上面図である。左の一点
鎖線で示した区画ライン(6)は、マットＡとマットＢの
間に設けられる区画ライン(5)であり、右の一点鎖線で
示した区画ライン(7)は、マットＢとマットＣの間に設
けられる区画ライン(5)である。そしてこの区画ライン
(6)，(7)の間には、点線で示したトランジスタ(8)、ダ
イオード(9)、抵抗(10)およびコンデンサ(11)が集積さ
れている。図面ではこれらの素子が粗になっているが、
実際は高密度に集積されている。またマット内の素子間
の配線は、一点鎖線で示す第１層目の電極層(14)で実質
的に形成され、マットＡとマットＢおよびマットＢとマ
ットＣのマット間の配線、例えば信号ラインやフィード
バックラインが実線で示す第２層目の電極層(15)で形成
されている。そしてこれらの第１層目および第２層目の
電極層(14)，(15)は×印で示したコンタクト領域で接続
されている。

第２図Ｂは第２図ＡにおけるＡ−Ａ′線の断面図であ
る。Ｐ型の半導体基板(14)上にＮ型のエピタキシャル層
(15)が積層されており、このエピタキシャル層(15)表面
より前記半導体基板(14)に到達するP⁺型の分離領域(16)
が形成され、多数のアイランド領域が形成されている。
このアイランド領域(17)内にはＮＰＮトランジスタ
(8)、ダイオード(9)、抵抗(10)およびコンデンサ(11)等
が作られており、ＮＰＮトランジスタ(8)のコレクタ領
域(18)と前記半導体基板(14)との間には、N⁺型の埋込み
領域(19)が形成されている。前記エピタキシャル層(15)
の表面には例えばＣＶＤ法によりシリコン酸化膜(20)が
形成され、このシリコン酸化膜(20)上には、第１層目の
電極層(12)が形成されている。またこの第１層目の電極
層(12)を覆うように、例えばＰＩＸ等の絶縁膜(21)が形
成され、この絶縁膜(21)上に第２層目の電極層(13)が形
成されている。また電源ライン(22)およびグランドライ
ン(23)は、前記分離領域(16)上に設けられ、グランドラ
イン(23)はこの分離領域(16)とオーミックコンタクトし
ており、基板電位の安定化をはかっている。

更に具体的には、第１の領域(3)にはＡ〜Ｊの１０個の
マットを形成し、第２の領域(4)にはＫ〜Ｔの１０個の
マットを形成し、マットを約１００素子集積できる実質
的に同一スペースにし、各マット間は区画ライン(5)で
区分している。

斯上した２０個のマット内には第４図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第４
図はこの電子ブロック回路を説明するブロック図であ
り、ＦＭフロントエンドブロック(24)、ＦＭ−ＩＦブロ
ック(25)、ノイズキャンセラーブロック(26)、マルチプ
レックスデコーダーブロック(27)、ＡＭチユーナーブロ
ック(28)の計５つの電子回路ブロックから構成されてい
る。各回路ブロックは周知のものであるが、その機能を
簡単に説明する。

先ずＦＭフロントエンドブロック(24)はＦＭ放送の選局
部分であり、数十MHz〜数百MHzのＦＭ放送信号を受信
し、１０．７MHzの中間周波信号に周波数変換するもの
であり、素子数としては約２５０個を有するのでＫ〜Ｍ
のマットに集積されている。次にＦＭ−ＩＦブロック(2
5)は、この中間周波信号を増幅し、その後検波しオーデ
ィオ信号を得るものであり、素子数としては約４３０個
を有するのでＥ〜Ｉのマットに集積されている。続いて
ノイズキャンセラーブロック(26)は、イグニッションノ
イズ等のパルスノイズを除去するもので、約２７０個の
素子を有するのでＮ〜Ｐのマットに集積されている。更
にマルチプレックスデコーダーブロック(27)は、ステレ
オ信号をステレオ復調するブロックであり、約３９０個
の素子を有するためＱ〜Ｔのマットに集積されている。
最後に、ＡＭチューナーブロック(28)は、ＡＭ放送の選
局部分であり、アンテナ受信したＡＭ放送信号を中間周
波数（４５０KHz）に変換し、検波してオーディオ出力
を得るものであり、約３５０個の素子を有するのでＡ〜
Ｄのマットで集積される。

更には第５図Ａ、第５図Ｂおよび第５図Ｃに、夫々ＡＭ
チューナーブロック(28)、フロントエンドブロック(24)
とＦＭ−ＩＦブロック(25)およびマルチプレックスデコ
ーダーブロック(27)を更にブロック化した図を示す。

先ず第５図ＡのＡＭチューナーブロック(28)内の局部発
振回路（ＯＳＣ）(29)がマットＡに、混合回路（ＭＩ
Ｘ）(30)がマットＢに、自動利得制御回路（ＡＧＣ）(3
1)、高周波増幅回路（ＲＦ）(32)および中間周波増幅回
路（ＩＦ）(33)がマットＣに、検波回路（ＤＥＴ）(34)
がマットＤに実質的に集積され、第１図の如く電源パッ
ドV_cc1よりたこ足状に４本延在された三点鎖線で示す第
３の電源ライン(35)，(36)，(37)，(38)を介し、Ａ〜Ｄ
のマットの第１の電源ライン(39)にV_ccを供給してい
る。またグランドパッドGND1はマットＭとマットＮの間
に設けられたたこ足状の３本の電極(40)を介して一端分
割領域(2)上の三点鎖線で示す第２のグランドライン(4
1)，(42)，(43)に接続され、夫々の第２のグランドライ
ン(41)，(42)，(43)はＡ〜Ｄのマットの第１のグランド
ライン(44)に接続されている。

次に第５図Ｂの高周波増幅回路(45)、混合回路(46)およ
び局部発振回路(47)で構成されるフロントエンドブロッ
ク(24)は、数μＶと極めて小さいレベルの信号を扱うた
め、他の回路ブロック特にＦＭ−ＩＦブロック(25)から
の干渉を嫌い、またこのブロック内にある局部発振回路
(47)がそれ自身発振し、不要輻射を発生させる。そのた
め特にＦＭ−ＩＦブロック(25)と離間させ、ＯＳＣブロ
ックが一番干渉を嫌うため別の電源V_cc3,V_cc4,GND3,GND
4を用いている。

すなわちＦＭ−ＩＦブロック(25)と対角線状にあるＫ〜
Ｍのマットに集積され、一番コーナとなるマットＫに局
部発振回路(47)を集積し、その両側には別のパッドV_CC4
およびGND4を通して第１の電源ライン(48)およびグラン
ドライン(49)が設けてある。また他のＬ，Ｍのマット
は、V_CC3およびGND3を通して、夫々の第１の電源ライン
およびグランドライン(50)，(51)が設けてある。

一方、中間周波増幅回路(52)、検波回路(53)およびＳメ
ータ(54)等で構成されるＦＭ−ＩＦブロック(25)は、Ｅ
〜Ｉのマットに集積され、検波回路(53)がマットＩに、
Ｓメータ(54)等がマットＧに、更には中間周波増幅回路
(52)中のリミッタ回路およびミュート回路等が、Ｅ，Ｆ
とＧのマットに実質的に集積されている。

ここでは利得が８０〜１００dBと極めて高いリミッタ回
路と信号レベルの大きい検波回路(53)、前記リミッタ回
路と信号レベルの大きいＳメータ(54)は帰還による発振
を生じ、検波回路(53)とＳメータ(54)は相互干渉による
特性悪化が生じるため、マットＥ，Ｆ，Ｇの第１の電源
ライン(55)は、１本の三点鎖線で示す第３の電源ライン
(37)に、マットＨ，Ｉの第１の電源ライン(56)は、１本
の第３の電源ライン(36)に接続されている。またマット
Ｊはユーザからのオプション回路を集積されるものであ
り、この第１の電源ライン(57)も１本の第３の電源ライ
ン(35)に接続されている。

またＥ〜Ｊのマットにある一点鎖線で示す第１のグラン
ドライン(58)は、グランドパッドGND1からたこ足状に延
在されて一端接続された第２のグランドライン(41)，(4
2)，(43)と、前述と同様に接続されている。

続いて、第５図Ｃのマルチプレックスデコーダーブロッ
ク(27)の直流増幅回路(59)、デコーダ回路(60)、ランプ
ドライバー回路(61)がマットＱとマットＲに、また位相
比較回路(62)、ローパスフィルタ回路(63)、電圧制御発
振器(64)および分周回路(65)等がマットＳとマットＴに
実質的に集積されている。また電源パッドV_CC2よりたこ
足状に３本延在された電極(66)，(67)，(68)は、ＡＭチ
ユーナーブロック(28)とＦＭ−ＩＦブロック(25)との間
を通り、分割領域(2)上の第２の電源ライン(69)，(7
0)，(71)へ一端接続される。そして１本がマットＱとＲ
へ、１本がマットＳとＴへ、更に１本がノイズキャンセ
ラーブロック(26)となるＮ〜Ｐのマットへ伸びている。

一方、グランドパッドGND2はたこ足状に３本の第３のグ
ランドライン(72)，(73)，(74)に接続され、前述と同様
に、Ｎ〜Ｐのマット、Ｑ，Ｒのマット、Ｓ，Ｔのマット
へ伸びている。

更にブロック間の相互干渉の防止を目的としてパッドV
_CC1,V_CC2、パッドGND1,GND2を夫々分け使用し、V_CC1,V
_CC2はリード(75)に接続され、パッドGND1,GND2はリード
(76)に接続されている。これは先ずパッドV_CC1の変動を
直接パッドV_CC2に伝えることを防止し、しかも金属細線
を２本用いることで、この金属細線のインピーダンスを
低下させている。そのためリードに入ったパルスノイズ
等を、前記インピーダンスを介して増幅させず、電圧変
動を防止できる。

以上説明した如く、第１の電源ラインと第１のグランド
ラインで構成される区画ライン(5)によってＡ〜Ｊ、Ｋ
〜Ｔのマットが区分されている。またこの第１の電源ラ
インと第１のグランドラインが実質的に櫛歯状に形成さ
れているため、マット間のスペースや周辺のスペースを
有効に活用でき、チップ(1)周辺のパッドV_CC1,GND1,GND
2を最短距離でつなぐことができる。

次にＦＭフロントエンド(24)とＦＭ−ＩＦブロック(25)
の干渉対策について述べる。従来では個別ＩＣを夫々使
っていたためセット基板上の問題であったが、今回は１
チップ化のために更にこの干渉が問題となったが次の対
策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック(24)
は、数μＶと極めて小さいレベルの信号を扱うため、他
の回路ブロック特にＦＭ−ＩＦブロック(25)からの干渉
を嫌い、またこのブロック内に構成される局部発振回路
(47)がそれ自身発振し、不要輻射を発生させるため、他
のブロックと離間したり別の電源を設けたりする必要が
ある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−ＩＦブロックを対角線上に設け、またこのブロ
ックの中の局部発振回路をマットＫに集積させ離間させ
た。次にＡＭチューナーブロック(28)とＦＭ−ＩＦブロ
ック(25)、ＦＭフロントエンドブロック(24)とノイズキ
ャンセラーブロック(26)との間、すなわちマットＤとマ
ットＥ、マットＭとマットＮの区画ライン幅を広く取る
ことでＦＭフロントエンドブロック(24)を他のブロック
特にＦＭ−ＩＦブロック(25)から遠ざけている。またマ
ットＤとマットＥおよびマットＭとマットＮとの間に、
電源パッドV_CC2より第２の領域(4)へ延在される電極(6
6)，(67)，(68)とグランドパッドGND1より第１の領域
(3)へ延在される電極(40)とを設け、更に分割領域(2)上
に第２の電源ライン(69)，(70)，(71)と第２のグランド
ライン(41)，(42)，(43)を設けている。従ってＦＭフロ
ントエンドブロック(24)は、隣接するＦＭ−ＩＦブロッ
ク(25)、ＡＭチューナーブロック(28)およびノイズキャ
ンセラーブロック(26)と分離され、特に電源ライン(6
6)，(67)，(68)は不要輻射を防止し、グランドライン(4
0)の少なくとも１本は、分離領域(16)とコンタクトして
いるので基板電流を吸い出すことができ干渉を防止して
いる。

またこのＦＭフロントエンドブロック(24)の中の局部発
振回路(47)は、干渉を嫌うので、電源パッドV_CC4とグラ
ンドパッドGND4を別に設け、外の回路は電源パッドV_CC3
とグランドパッドGND3で供給されている。

更にはＦＭ−ＩＦブロック(25)は、ＦＭ信号のＡＭ部を
除去するためのリミッタ回路を有し、この回路はマット
ＥとマットＦで集積されている。このリミッタ回路に有
るコンデンサは基板へリークを生じ、このリーク電流が
ＦＭフロントエンドへ流れ誤動作を起こす。そのためコ
ンデンサをマットＥに一括し、このマットＥの左側辺の
区画ライン(5)の第１のグランドライン(77)で集中的に
吸い出している。更にはこの第１のグランドライン(77)
は、ＦＭ−ＩＦブロック(25)、マルチプレックスデコー
ダーブロック(27)およびノイズキャンセラーブロック(2
6)が形成される領域の外周辺に延在されて、これらから
生じるリーク電流も吸い出している。同様にチップ(1)
の左半分の周辺にもグランドライン(78)を設けている。
また配線の都合上第３の電源ライン(35)，(36)，(37)，
(38)、分割領域(2)上の第２の電源ライン(69)，(70)，
(71)および第２のグランドライン(41)，(42)，(43)等
は、黒丸で示したスルーホールを介して、点線で示す２
層目の電極層(79)を介してクロスオーバーしている。特
にＡＭチューナーブロック(28)は外のブロック回路と同
時に動作しないので、ＡＭチューナーブロック(28)とＦ
Ｍ−ＩＦブロック(25)を１つのパッドV_CC1を共用してお
り、このためクロスオーバーしている。またグランドパ
ッドGND1も同様である。

前述の構成を第３図に示した。一点鎖線で示すものが１
層目に形成される電極で、実線で示すものが２層目の電
極である。そして×印で示した領域がスルーホールであ
る。２つのブロックが同時に働かないため共用し、パタ
ーン的にはパッドV_CC1およびGND1からスルーホールまで
の電極を共用しているため、電極の占有面積を減らすこ
とができる。

最後に本発明の特徴点を一例してみる。例えばＡＭチュ
ーナーブロック(28)が不要であれば、Ａ〜Ｄのマット
に、マルチプレックスデコーダーブロック(27)となる４
つのマットをそのまま集積化し、余ったマットＱとマッ
トＲに例えばマットＩとＪを集積化する。従ってＩ，
Ｊ，Ｓ，Ｔのマットが余分となるので、このマットを削
除すればマットの配置が四角形のチップ内に整然と収納
することができる。ここではマット内の１層目の配線は
そのまま使い、マット間の配線およびブロック間の配線
のみを考えれば良い。

またＦＭ−ＩＦブロック(25)の一部改良の際は、例えば
改良部となるマットＦのみを取り出して改良すれば良
く、他のマットＥ，Ｇ，Ｈはそのまま使うことができ
る。またユーザのオプションとなる別のブロックを追加
する時は、全部のマットはそのまま使い、このブロック
に必要な数だけマットを追加すれば良いし、またここで
はマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成してあ
るため、入替え、追加、および削除が非常に容易とな
る。

(ト)発明の効果以上の説明からも明らかな如く、第１に、同時に働かな
い複数の電子回路ブロックの電源は、一組のV_CC1,GND1
を共用するため、パッドより各マットへ延在される電極
の一部を共用できる。従ってチップ(1)の電極占有率を
低下させることができ、チップの小型化に貢献できる。

第２に、ＡＭチューナーブロック(28)とＦＭ−ＩＦブロ
ック(25)の電源およびグランドパッドをV_CC1,GND1にす
ると、前述と同様にＡＭ／ＦＭステレオチューナー回路
のＩＣに於いて、電極占有率を低下でき、チップの小型
化が可能となる。

第３に、パッドV_CC1,V_CC1とリード(75)との間を、金属
細線で夫々つなぐと、前記金属細線のインピーダンスは
並列接続されるため低下する。従ってリード(75)に入っ
たパルスノイズ等は、インピーダンスが低い金属細線を
介して侵入するため、このノイズを大幅に増幅すること
が無くなる。従って電圧変動を防止できる。同様にパッ
ドGND1,GND2とリード(76)も電圧変動を防止できる。

第４に、電源パッドV_CC1より、ＡＭチューナーブロック
(28)が形成されるマットＡ〜Ｄへ延在される複数の電源
ライン(35)，(36)，(37)，(38)は、一端２層目に形成さ
れる。これは電源ライン(66)，(67)，(68)をクロスオー
バーするためである。これによってＡＭチューナーブロ
ック(28)とＦＭ−ＩＦブロック(25)の共用化が実現でき
る。またグランドパッドGND1より延在されるグランドラ
イン(41)，(42)，(43)も同様に共用化が実現できる。

第５に、区画ライン(5)で半導体チップ(1)上面を実質的
に同一サイズの多数のマット分割し、複数の機能の異な
る電子回路ブロックを整数個のマットに収容すると、電
子回路ブロック毎に並行して設計ができ、設計期間を大
幅に短縮できる。また電子回路ブロックを一定の素子数
で分割し、マット毎の設計が行えるので、マット毎の並
行設計もできる。また削除、追加および修正等の回路変
更も電子回路ブロック毎またはブロック毎に設計できる
ので、ブロック毎またはマット毎の変更のみで足り、Ｉ
Ｃ全体の設計変更が不要となる。更にはマットを基本ブ
ロックとしてセル化できるので、一端設計を終了すれ
ば、この後の回路変更の際、変更するマットのみの修正
だけで、他のマットはそのまま使え信頼性が非常に高く
なる。しかも前記複数の電子回路ブロックの内、同時に
働かない電子回路ブロックの電源を、１つの電源および
グランドパッドで共用化するため、パッドより各マット
へ延在される電極の一部を共用化できる。従ってチップ
の電極占有率を低下できる。

第６に、マット分割を採用し設計期間を大幅に短縮でき
るＡＭ／ＦＭステレオチューナー回路のＩＣに於いて、
ＡＭチューナーブロック(28)とＦＭ−ＩＦブロック(25)
の電源およびグランドパッドを、一組のV_CC1,GND1で共
用化するため、電極の占有面積を低下させることができ
る。

第７に、マット分割を採用したＩＣに於いて、２つの電
源パッドV_CC1,V_CC2を夫々金属細線の一端でつなぎ、他
端を１本のリードにつなぐことで、金属細線を並列につ
なぐことができる。従って前記リードに侵入したパルス
ノイズ等は、低インピーダンスのために、大幅に増幅さ
れず、電源電圧の変動を防止できる。またグランドパッ
ドも同様である。

第８に、マット分割を採用したＩＣに於いて、電源パッ
ドより、電子回路ブロック（マットＡ〜Ｄ）へ延在され
る複数の電源ラインは、一端２層目に形成される。これ
は、他の電子回路ブロック（マットＮ〜Ｐ，マットＱ〜
Ｔ）へ延在される電源ラインをクロスオーバーするため
である。従って、電子回路ブロック（マットＡ〜Ｄ）と
電子回路ブロック（マットＥ〜Ｉ，マットＪ）の共用化
が実現できる。またグランドライン側も同様である。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の実施例を示す上面
図、第２図Ａは本発明の半導体集積回路のマット領域を
示す上面図、第２図Ｂは第２図ＡにおけるＡ−Ａ′線の
断面図、第３図は本発明の半導体集積回路の電極パター
ンを示す上面図、第４図は本発明の半導体集積回路に組
み込まれる電子回路ブロック図、第５図ＡはＡＭチュー
ナーブロックを説明する図、第５図ＢはＦＭフロントエ
ンドブロックとＦＭ−ＩＦブロックを説明する図、第５
図Ｃはマルチプレックスデコーダーブロックを説明する
図、第６図は従来の半導体集積回路の上面図、第７図は
第６図におけるブロックｂとブロックｃの間の断面図で
ある。 (1)……半導体チップ、(2)……分割領域、(3)……第１
の領域、(4)……第２の領域、(5)……区画ライン、(3
5)，(36)，(37)，(38)……第３の電源ライン、(41)，(4
2)，(43)……第２のグランドライン、(69)，(70)，(71)
……第２の電源ライン、(72)，(73)，(74)……第３のグ
ランドライン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｂ 1/08 Ｅ 7240−5Ｋ 7377−4ＭＨ０１Ｌ 21/82 Ｍ

Claims

【特許請求の範囲】

【請求項１】１つの半導体チップに、複数のリニア電子
回路ブロックより成るリニア電子回路が形成される領域
と、この領域に形成された前記リニア電子回路ブロック
を構成する半導体素子と、前記半導体チップの周囲に設
けられた複数の電源パッドおよび複数のグランドパッド
とを少なくとも有するリニア型の半導体集積回路であっ
て、前記電子回路は、同時に動作しない第１および第２の電
子回路ブロックと、前記２つの電子回路ブロックが動作
するときは常に動作する第３の電子回路ブロックとを有
し、前記第１および第２の電子回路ブロックは、第１の
電源パッドおよび第１のＧＮＤパッドを共用して供電
し、前記第３の電子回路ブロックは、第２の電源パッド
および第２のグランドパッドを用いて電源を供給するこ
とを特徴としたリニア型の半導体集積回路。
【請求項２】半導体チップの半導体層に位置付けられ実
質的に同じサイズの形状が複数個で成る前記半導体層内
に形成される半導体素子の配置領域（マット）と、前記
半導体チップの周囲に設けられた複数の電源パッドおよ
び複数のグランドパッドとを有し、回路の大きさが実質
的に異なる機能別に分けられた複数の電子回路ブロック
より成るリニア電子回路の半導体素子が前記配置領域
（マット）内に形成されるリニア型の半導体集積回路で
あって、前記機能別に分けられた電子回路ブロックは、同時に動
作しない第１および第２の電子回路ブロックと、前記２
つの電子回路ブロックが動作するときは常に動作する第
３の電子回路ブロックとを有し、且つ電子回路ブロック
の全ての半導体素子は、前記配置領域（マット）を単位
としてこの電子回路ブロックの総半導体素子数を分割し
て得られる複数個の配置領域（マット）に、実質的に形
成され、前記第１および第２の電子回路ブロックは、第
１の電源パッドおよび第１のＧＮＤパッドを共用して電
源を供電し、前記第３の電子回路ブロックは、第２の電
源パッドおよび第２のグランドパッドを用いて電源を供
給することを特徴としたリニア型の半導体集積回路。
【請求項３】前記電子回路は、ＡＭ／ＦＭステレオチュ
ーナー回路であり、前記第１および第２の電子回路ブロ
ックは、ＡＭチューナーブロックおよびＦＭ−ＩＦブロ
ックであり、前記第３の電子回路ブロックは、マルチプ
レックスデコーダーブロックである請求項第１項または
第２項記載の半導体集積回路。
【請求項４】前記第１および第２の電源パッドを隣接し
て並べ、この第１および第２の電源パッドを１つの電源
用のリードに金属細線で接続し、前記第１および第２の
グランドパッドを１つのグランド用のリードに金属細線
で接続する請求項第１項、第２項または第３項記載の半
導体集積回路。