JPH0223659A

JPH0223659A - 半導体集積回路

Info

Publication number: JPH0223659A
Application number: JP63173003A
Authority: JP
Inventors: Kazuo Tomizuka; 和男冨塚; Sakae Sugayama; 菅山　栄
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-01-25
Also published as: JPH0474866B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、半導体集積回路に関し、特にカスタムＩＣの
要求に答えられる様に、機種展開の容易なパターン・レ
イアウトに関するものである。

（ロ）従来の技術一般に、特開昭５９−８４５４２号公報（ＨＯＩ　Ｌ　
２１／７６）の如く、複数個の回路ブロックを同一の半
導体基板上に形成する半導体集積回路技術は、第８図の
構成となっている。

第８図は、半導体チップ（１０１）の概略平面図であり
、ａ乃至ｆは回路ブロックを示す。これらの回路ブロッ
クは、夫々取り扱う周波数および信号レベルが異なり、
機能も夫々異なる。

この回路ブロックは、第９図の如くＰ−型の半導体基板
（１０２）上のＮ型の領域（１０３）に形成され、各回
路ブロックは、その周辺に隣接する高濃度のＰ＋型の領
域（１０４）によって区画されている。ここではブロッ
クｂとブロックＣで示しである。

この区画用のＰ１型の領域（１０４）は、その一端をＰ
型の半導体基板（１０２）に接するとともに、他端は半
導体表面の酸化膜（１０５）を通してグランドライン（
１０６）にオーミック接続される。

グランドライン（１０６）は、各ブロックから集積回路
の中央部にまとめ、左端にあるグランドポンディングパ
ッドＧＮＤに延在されている。

次に各ブロック回路の電源ライン（Ｖｃｃ）は、第８図
に示すように、集積回路の外周部にまとめ夫々個別に電
源ポンディングパッドに接続される。一方、回路ブロッ
クａ乃至ｆは、機能が異なるため、ブロック内に存在す
る素子数が異なり、ブロック・サイズが夫々異なってし
まう構成となっている。

（ハ）発明が解決しようとする課題前述の如く、回路ブロックａ乃至ｒのサイズが異なるの
で、この回路ブロック全てを効率良く、半導体チップ（
１０１＞内に収めるためには、各回路ブロックの大きさ
が相互的に働いてしまい、同一チップ内への集積を難し
くしている問題があった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第８図の回路ブロック
構成に、更に別の機能を有する回路ブロックｇを追加し
ようとした場合、各プロ・ツクの大きさが異なるので全
てのパターンを作り直す必要があった。

一方、回路ブロックに含まれるＭＯＳ型のコンデンサは
、面積が非常に大きいため、この回路ブロックへの配置
を難しくしていた。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

またＭＯＳ型のコンデンサは、一般にＰ＋型の分＝４踵領域やＮ＋型の埋込み領域で囲まれたＮ型の島領域内
に形成されるため、ＰＮ接合容量を生じる。

乙のＰＮ接合容量は、Ｎ型の島領域とＰ“型の分割領域
との接合やＮ型の島領域あるいはＮ＋型の埋込み領域と
Ｐ型の半導体基板との接合で生じる。

方、このＭＯＳ型のコンデンサは、非常に面積が大きい
ため、自ずと前記ＰＮ接合面積も増大し、容量値が非常
に大きくなる。従って半導体基板へこのコンデンサから
のリーク電流が流れ、他の電子回路ブロックへ悪影響を
与える問題を有していた。

（ニ）課題を解決するための手段本発明は、斯る課題に鑑みてなされ、区画ライン〈４）
で半導体チップ（１）上面を実質的に同一のサイズの多
数のマットに分割し、複数の機能の異なる電子回路ブロ
ックを１つ以上の整数個のマット内に収容し、この電子
回路ブロックに含まれるコンデンサ（７）を特定のマッ
トに集積することで解決するものである。

またコンデンサ（７）が集積される特定のマットの周辺
やマットの領域内に、分離領域（１８）とコンタクトす
る電極（２６＞　、　（２７）　、　（２８）を設け、
この電極によりリーク電流を吸い出して解決するもので
ある。

（ホ）作用本発明に依れば、区画ラインリ）で半導体チ・ンブ（１
）上面を実質的に同一サイズの多数のマットに分割し、
複数の機能の異なる電子回路ブロックを整数個のマット
内に収容し、また前記電子回路ブロックに含まれるコン
デンサ（７）を、前記整数個のマット内の特定マットに
集積し、このコンデンサ（７）を多層で所望の回路につ
なぐので、コンデンサのレイアウトが非常に容易となり
、また電子回路ブロック毎の設計を行え且つ電子回路ブ
ロックを一定の素子数で分割しマ・ント毎の設計が行え
る様になる。従って電子回路ブロック毎に分割して並行
設計が可能であり、設計期間の大幅短縮を図れる。また
回路変更も電子回路プロ・ツク毎に且つマット毎に行え
るので、ＩＣ全体の設計変更は不要となる。

一方、コンデンサが集積きれる特定のマットの周辺には
、第２図Ａ乃至第２図Ｃのように、Ｐ＋型の分離領域（
１８）とコンタクトするグランドライン（２７）や、Ｐ
＋型の分離領域（１８）とコンタクトするグランドライ
ン（２６）と櫛歯状に配置される吸出し電極（２８）を
形成し、前記ＭＯＳ型のコンデンサ（７）の下層より生
じるリーク電流を、この電極（２６）。

（２７）　、　（２８＞で吸い出している。またコンデ
ンサが特定のマットに集積されているため、この特定の
マット周囲で集中的にリーク電流を吸い出すことができ
る。従って他の電子回路ブロックへ影響を及ぼすリーク
電流を無くすことができる。

（へ）実施例先ず第１図を参照して本発明の第１の実施例を詳述する
。

半導体チップ（１）上面はＡ−Ｊの１０個のマットに分
割されている。Ａ−Ｊの各マット間には電源ライン（２
）とゲランドラインク３）を隣接して並列に延在させた
区画ライン（すで区分されている。

区画ライン（４）を形成する電源ライン（２）およびグ
ランドライン（３）の配列は各マットＡ−Ｊの左側に実
線で示す電源ライン（２）を設け、右側に一点鎖線で示
すグランドライン（３）が設けられる。

従って両端に当るマットＡとマットＪの区画ラインのみ
が電源ライン（２）またはグランドライン（３）の一方
で形成され、中間の区画ラインは両方で構成されている
。各マットＡ−Ｊに隣接する電源ライン（２）およびグ
ランドライン（３）は、夫々のマットに集積され、回路
ブロックへの電源供給を行っている。

また各区画ライン（４）の電源ライン（２）とグランド
ライン（３）は、マットの上方と下方に形成された第１
の供給ライン（５）と第２の供給ライン（６）に夫々対
向して櫛歯状に接続され、この第１および第２の供給ラ
イン（５）　、　＜６）は、ペレットの周辺に設けられ
たパッドの中の電源パッド■。。およびグランドパッド
ＧＮＤに導かれている。

後で明らかとなるが、各電源ライン（２）、グランドラ
イン（３）、および第１および第２の供給ライン（５）
　、　（６）は、原則的には２層配線の内の１層一配線で実現されている。

上述した区画ライン（４）で区分される各マットＡ−Ｊ
は、実質的に同一の大きさの形状に形成跡れ、具体的に
は幅をＮＰＮトランジスタ６個が並べられるように設定
され、長さは、設計上容易な一定の素子数、例えば約１
００素子がレイアウトできるように設定されている。こ
のマットの大きさについては、ＩＣ化する電子回路ブロ
ックにより、設計し易い素子数に応じて任意に選択でき
る。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離され、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。また後で明らかとな
るが、マットＥ乃至マットＪの電子回路ブロックに含ま
れる主なコンデンサ（７）を、破線の四角形をマットＥ
に集積化している。

次に第３図Ａおよび第３図Ｂを参照して、マット内に集
積される回路素子と区画ライン（４）について具体的に
説明する。

第３図ＡはマットＢ付近の拡大上面図である。

左の一点鎖線で示した区画ライン（８）は、第１図のマ
ットＡとマットＢの間に設けられる区画ライン（４）で
あり、右の１点鎖線で示した区画ライン（９）は、第１
図のマットＢとマットＣの間に設けられる区画ライン（
４）である。そしてこの区画ライン（８）　、　（９）
の間には、点線で示したトランジスタ（１０）、ダイオ
ード（１１）、抵抗（１２）およびコンデンサ（１３）
が集積されている。図面ではこれらの素子が粗になって
いるが、実際は高密度に集積されている。またマット内
の素子間の配線は、１点鎖線で示す第１層目の電極層（
１４）で実質的に形成され、マットＡとマットＢおよび
マットＢとマットＣのマット間の配線、例えば信号ライ
ンやフィードバックラインが実線で示す第２層目の電極
層（１５〉で形成されている。そしてこれらの第１層目
および第２層目の電極層（１４）　、　（１５）はＸ印
で示したコンタクト領域で接続されている。

第３図Ｂは第３図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（１６）上にＮ型のエピタキシャル
層（１７〉が積層されており、このエピタキシャル層（
１７）表面より前記半導体基板（１６）に到達するＰ＋
型の分離領域（１８）が形成され、多数のアイランド領
域が形成されている。このアイランド領域（１９）内に
はＮＰＮ　トランジスタ（１０）、ダイオード（１１）
、抵抗（１２）およびコンデンサ（１３）等が作られて
おり、ＮＰＮトランジスタ（１０）のコレクタ領域（２
０）と前記半導体基板（１６）との間、またはアイラン
ドと基板（１９）との間には、Ｎ＋型の埋込み領域（２
１）が形成されている。前記エピタキシャル層（１７）
の表面には例えばＣＶＤ法によりシリコン酸化膜（２２
）が形成され、このシリコン酸化膜（２２）上には、第
１層目の電極層（１４）が形成されている。またこの第
１層目の電極層（１４）を覆うように、例えばＰＩＸ等
の絶縁膜（２３）が形成され、この絶縁膜（２３）上に
第２層目の電極層（１５）が形成されている。また電源
ライン（２）およびグランドライン（３）は、前記分離
領域（１８）上に設けられ、グＩランドライン（３）はこの分離領域（１８）とオーミッ
クコンタクトしており、基板電位の安定化をはかってい
る。

次に、本構成に組み込む電子回路ブロックとマットとの
関係について述べる。ここでは第６図に示す２つの電子
回路ブロック、例えばステレオ信号をステレオ復調する
マルチプレックスデコーダーブロック（２４）と、中間
周波信号を増幅し、その後検波しオーディオ信号を得る
ＦＭ−ＩＦブロック（２５）が組み込まれる。

このマルチプレックスデコーダーブロック（２４）の素
子数は約３９０個であり、ＦＭ−ＩＦブロック（２５）
は約４３０個である。従って前者は、１゜Ｏ素子以下を
目安にして４つの部分に分け、Ａ〜Ｄまでのマットに夫
々を集積化してゆき、各マット間の機能は、前述の如く
２層目の電極層（１５）を設けて電子回路ブロックを実
現している。また後者も、１００素子以下を目安にして
５つの部分に分け、Ｅ〜工までのマットに夫々を集積化
してゆき、各マット間の機能は、前述の如く２層目の電
極層（１５）を設けて電子回路ブロックを実現している
。またマットＪは、ユーザからのオプション回路を集積
化するものであり、例えば本ＩＣの性能を更に向上させ
るための回路が集積化されている。

一方、ＦＭ−ＩＦブロック（２５）に組み込まれるコン
デンサ（７）は、マットＥに集積されている。

第１図には、破線で示すコンデンサが１１個形成されて
いる。そしてこのマットＥのコンデンサが形成される領
域から生じるリーク電流を、マットＥの両側に形成した
一点鎖線で示すグランドライン（２６）　、　（２７）
や、グランドライン（２６）と櫛歯状に配置された吸出
し電極（２８）で吸い出している。このマットＥの部分
拡大図を第２図Ａに示す。

−点鎖線で示した一番太い電極（２９）　、　（３０）
が、第１図のマットＥの両側に形成したグランドライン
（２６）　、　（２７）である。この２本のグランドラ
イン（２９）　、　（３０）の間にはＭＯＳ型のコンデ
ンサ（７）が形成されており、点でハツチングした部分
がコンデンサの上層電極（３１）に相当し、第１層目に
形成されている。またこの上層電極（３１）は、右側の
Ｘ印で示したコンタクト（３２）を介して第２層目の電
極（３３）とオーミックコンタクトし、この電極（３３
）は右側へ延在されて、本電子回路ブロックに含まれる
回路素子と接続されている。また前記上層電極（３１）
の上下または左右にＸ印で示したコンタクト（３４）は
、第２図Ｂに示すこの上層電極（３１）の下層に形成さ
れたＰ型の拡散領域（３５）とコンデンサの下層電極に
該当する電極（３６）とのコンタクト部分を示す。ここ
で前記電極（３６）は以下下層電極と呼ぶ、この下層電
極（３６）は、前記上層電極（３１）と同様に、コンタ
クト（３７）を介して２層目の電極（３８）とコンタク
トし、この２層目の電極（３８）は、右側へ延在されて
、本電子回路ブロックに含まれる回路素子と接続されて
いる。

ここで上層電極（３１）のコンタクト（３２）は、グラ
ンドライン（３０）の左側近傍に設けてあり、ここから
マットＦの方向へ延在される２層目の電極（３３）の交
差を防止するために直線状に設けられている。

また回路の信号の流れは、マットＦの上から下へ流れる
ようになっているので、このコンデンサも、実質的に回
路類に上から下へ設けられている。

次に本ＩＣの断面図を説明する。第２図ＡのＡ−Ａ’線
およびＢ−Ｂ’線の断面図を第２図Ｂおよび第２図Ｃに
説明する。

先ずＰ型の半導体基板（１６）があり、この半導体基板
（１６）上にＮ型のエピタキシヤルＪ！（１７）が積層
されている。このエピタキシャル層（１７）の表面から
半導体基板（１６）に到達するＰ型の分離領域（１８）
があり、この分離領域（１８）で囲まれたアイランドに
、夫々のコンデンサ（７）が形成される。このアイラン
ド（３９）の主領域にはＮ＋型の埋込み層（４０）があ
り、この埋込み層（４０）の上層にはＰ＋型の拡散領域
（４１）が形成され、この拡散領域（４１）と重畳する
Ｐ型の拡散領域（３５）が形成されている。そしてこの
エピタキシャル層（１７）上には絶縁膜であるＳｉＯｘ
膜（２２）があり、このＳｉｎ、膜（２２）上には、上
層電極（３１）、下層電極（３６）、グランドライン（
２９）　、　（３０）および吸出し電極り２８）が形成
されている。このグランドライン（２９）　、　（３０
）と吸出し電極（２８）は、第２図Ａにおいて斜線でハ
ツチングされたコンタクト領域の如く、実質的に略全面
でコンタクトされている。そして第２層目の絶縁膜、例
えばＰＩＸ（２３）が被覆され、マットＦへ延在される
電極（３３）　、　（３８）が形成されている。

従って、このＭＯＳ型のコンデンサ（７〉の周囲や下層
に形成される接合コンデンサ、例えばアイランド（３９
〉と分離領域（１８）、アイランド（３９）と半導体基
板（１６）や埋込み層（４０）で成るＰＮ接合が逆バイ
アスされて形成される接合コンデンサのり−ク寛流は、
分離領域（１８）を介してグランドライン（２９）　、
　（３０）や吸出し電極（２８）で吸い取ることができ
る。

次に第４図を参照して本発明の第２の実施例を詳述する
。本実施例では、半導体チップ（４２）上面を２点鎖線
で示す分割領域（４３）を用いて実質的に同一形状で、
第１および第２の領域（４４）　、　（４５）に２等分
し、夫々の領域（４４）　、　（４５）に多数のマット
を設けた点に特徴がある。この結果、マット数が多いの
で半導体チップ（４２）のレイアウトが第１の実施例よ
りやり易くなる利点を有している。

具体的には、第１の領域（４４）にはＡ−Ｊの１０個の
マットを形成し、第２の領域（４５）にはに−Ｔの１０
個のマットを形成し、各マットの構成は第１の実施例と
同様に、マットを約１００素子集積できる実質的に同一
スペースにし、各マット間は区画ライン（４）で区分し
ている。

ただしマットＥには、基板へのリーク電流を集中的に吸
収するために、この電子回路ブロックに含まれるコンデ
ンサを集積している。

斯上した２０個のマット内には第６図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第６
図はこの電子ブロック回路を説明するブロック図であり
、２Ｍフロントエンドブロック（４６）、ＦＭ−Ｉ　Ｆ
ブロック（２５）、ノイズキルンセラーブロック（４７
）、マルチプレックスデコーダーブロック（２４）、Ａ
Ｍチューナーブロック（４８）の計５つの電子回路ブロ
ックから構成されるいる。各回路ブロックは周知のもの
であるが、その機能を簡単に説明する。

先ずＦＭフロントエンドブロック（４６）はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百ＭＨｚのＦＭ放送信
号を受信し、１０．７ＭＨｚの中間周波信号に周波数変
換するものであり、素子数としては約２５０個を有する
のでに−Ｍのマットに集積されている。次にＦＭ−ＩＦ
ブロック（２５）は、この中間周波信号を増幅し、その
後検波しオーディオ信号を得るものであり、素子数とし
ては約４３０個を有するのでＥ〜工のマットに集積され
ている。続いてノイズキャンセラーブロック（４７）は
、イグニッションノイズ等のパルスノイズを除去するも
ので、約２７０個の素子を有するのでＮ−Ｐのマットに
集積されている。更にマルチプレックスデコーダーブロ
ック（２４）は、ステレオ信号をステレオ復調するブロ
ックであり、約３９０個の素子を有するためＱ−Ｔのマ
ットに集積きれている。最後に、ＡＭチューナーブロッ
ク（４８）は、ＡＭ放送の選局部分であり、アンテナ受
信したＡＭ放送信号を中間周波数（ａ　５０ＫＨｚ）に
変換し、検波してオーディオ出力を得るものであり、約
３５０個の素子を有するのでＡ−Ｄのマットで集積され
る。

更には第７図Ａ１第７図Ｂおよび第７図Ｃに、夫々ＡＭ
チューナーブロック（４８）、フロントエンドブロック
（４６〉とＦＭ−Ｉ　Ｆブロック（２５）およびマルチ
プレックスデコーダーブロック（２４）を更にブロック
化した図を示す。

先ず第７図ＡのＡＭチューナーブロック（４８）内の局
部発振回路（ＯＳ　Ｃ）　（４９）がマットＡに、混合
回路（Ｍ　Ｉ　Ｘ　）　（５０）がマットＢに、自動利
得制御回路（Ａ　Ｇ　Ｃ）　（５１）、高周波増幅回路
（ＲＦ）（５２）および中間周波増幅回路（ＩＦ）（５
３）がマットＣに、検波回路（ＤＥＴ］５４）がマット
Ｄに実質的に集積され、第４図の如く電源パッド■。ｏ
ｌよりたこ足状に４本延在された三点鎖線で示す第３の
電源ライン（５５）　、　（５６）　、　（５７）　、
　（５８）を介し、Ａ〜Ｄのマットの第１の電源ライン
（５９）に■。０を供給している。またグランドバッド
ＧＮＤ　１はマットＭとマットＮの間に設けられたたこ
足状の３木の！９− 電極（６０）を介して一端分割領域（４３）上の三点鎖
線で示す第２のグランドライン（６１）　、　（６２）
　、　（６３）に接続され、夫々の第２のグランドライ
ン（６１）　、　（６２）　、　（６３）はＡ−Ｄのマ
ットの第１のグランドライン（６４）に接続されている
。

次に第７図Ｂの高周波増幅回路（６５）、混合回路（６
６）および局部発振回路（６７）で構成されるフロント
エンドブロック＜４６）は、数μ■と極めて小さいレベ
ルの信号を扱うため、他の回路ブロック特にＦＭ−Ｉ　
Ｆブロック（２５）からの干渉を嫌い、またこのブロッ
ク内にある局部発振回路＜６７）がそれ自身発振し、不
要輻射を発生させる。そのため特にＦＭ−Ｉ　Ｆブロッ
ク（２５）ト離間させ、ｏＳＣブロックが一番干渉を嫌
うため別の電源Ｖ。Ｃ８１ＶＣＣ４１ＧＮＤ３　、　Ｇ
ＮＤ４を用いている。

すなわちＦＭ−Ｉ　Ｆブロック（２５）と対角線状にあ
るに−Ｍのマットに集積され、一番コーナとなるマット
Ｋに局部発振回路（６７）を集積し、その両側には別の
パッド■。ｏ４およびＧＮＤ４を通して第１の電源ライ
ンクロ８）およびグランドライン（６９）が設けである
。また他のり、Ｍのマットは、ＶＣＣ３およびＧＮＤ３
を通して、夫々の第１の電源ラインおよびグランドライ
ン（７０）　、　（７１）が設けである。

一方、中間周波増幅回路（７２）、検波回路（７３）お
よびＳメータ（７４〉等で構成されるＦＭ−Ｉ　Ｆブロ
ック（２５）は、Ｅ−Ｉのマットに集積され、検波回路
（７３）がマットＩに、Ｓメータ（７４）等がマットＧ
に、更には中間周波増幅回路（７２）中のリミッタ回路
およびミュート回路等が、Ｅ、ＦとＧのマットに実質的
に集積されている。

ここでは第１の実施例に於いても説明したように、マッ
トＥにリミッタ回路に含まれるコンデンサが集積されて
いる。このマットＥは、第２図Ａ、第２図Ｂおよび第２
図Ｃと実質的には同じであるが、マットＥの周囲に形成
されるグランドライン（７５）　、　（７６）が異なっ
ている。グランドライン（７５）は、半導体チップ（４
２）の右周辺を回り、ＧＮＤ２とつながり、この下の分
離領域とコンタクトして、マットＥのコンデンサおよび
チップ周辺のメータ電流を吸収している。またグランド
ライン（７６）は、マットＦに入っているコンデンサ以
外のノミツタ回路とＧＮＤを共用しており、マットＥか
らマットＦ方向のリーク電流を、電極（６０）を介して
ＧＮＤＩへ流している。

またチップ（４２）の左周辺の電極（７７）も同様にリ
ーク電流を吸い出している。

ここでは利得が８０〜１００ｄＢと極めて高いリミッタ
回路と信号レベルの大きい検波回路（７３）、前記リミ
ッタ回路と信号レベルの大きいＳメータ（７４）は帰還
による発振を生じ、検波回路（７３）とＳメータ（７４
）は相互干渉による特性悪化が生じるため、マットＦ、
Ｇの第１の電源ライン（７８）は、本の３点鎖線で示す
第３の電源ライン（５７）に、マットＨ，Ｉの第１の電
源ライン（７９）は、−本の第３の電源ライン（５６）
に接続されている。またマットＪはユーザからのオプシ
ョン回路を集積されるものであり、この電源ライン（８
０）も−本の第３の電源ラインク５５）に接続□されて
いる。

またＥ−Ｊのマットにある一点鎖線で示す第１のグラン
ドラインは、グランドパッドＧＮＤＩからたと足状に延
在されて一端接続された第２のグランドライン（６１）
　、　（６２）　、　（６３）と、前述と同様に接続さ
れている。

続いて、第７図Ｃのマルチブレックスデコーダーブロッ
クク２４）の直流増幅回路り８１）、デコーダ回路（８
２）、ランプドライバー回路（８３）がマットＱとマッ
トＲに、また位相比較回路（８４）、ローパスフィルタ
回路（８５）、電圧制御発振器（８６）および分周回路
（８７）等がマットＳとマットＴに実質的に集積されて
いるｉまた電源バッドＶＣＣ１よりたこ足状に３本延在
された電極（８８）　、　（８９）　、　（９０）は、
ＡＭチューナーブロック（４８）とＦＭ−Ｉ　Ｆブロッ
ク（２５）との間を通り、分割領域（４３）上の第２の
電源ライン（９１）　、　（９２）　、　（９３）へ一
端接続される。そして１木がマットＱとＲへ、１本がマ
ットＳとＴへ、更に１本がノイズキャンセラーブロック
（４７）となるＮ−Ｐのマットへ伸びている。

一方、グランドパッドＧＮＤ２はたこ足状に３本の第３
のグランドライン（９４）　、　（９５）　、　（９６
）に接続され、前述と同様に、Ｎ−Ｐのマット、Ｑ、Ｒ
のマット、Ｓ、Ｔのマットへ伸びている。

以上説明した如く、第１の実施例と同様に、第１の電源
ラインと第１のグランドラインで構成される区画ライン
（４）によってＡ−Ｊ、に−Ｔのマットが区分されてい
る。またこの第１の電源ラインと第１のグランドライン
が実質的に櫛歯状に形成されているため、マット間のス
ペースや周辺のスペースを有効に活用でき、チップ（４
２）周辺のバッドＶ。ｃｔ　、　ＧＮＤＩ　、　ＧＮＤ
２を最短距離でつなぐことができる。

次にＦＭフロントエンド（４６）とＦＭ−ＩＦブロック
（２５）の干渉対策について述べる。従来では個別ＩＣ
を夫々使っていたためセット基板上の問題であったが、
今回は１チツプ化のために更にこの干渉が問題となった
が次の対策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック（４６
）は、数μＶと極めて小さいレベルの信号を扱うため、
他の回路ブロック特にＦＭ−ＩＦブロック（２５）から
の干渉を嫌い、またこのブロック内に構成される局部発
振回路（６７）がそれ自身発振し、不要輻射を発生させ
るため、他のブロックと離間したり別の電源を設けたり
する必要がある。

これ等の理由により、先ずＦＭフロントエンドブロック
とＦＭ−Ｉ　Ｆブロックを対角線上に設け、またこのブ
ロックの中の局部発振回路をマットＫに集積させ離間さ
せた。次にＡＭチューナーブロック（４８）とＦＭ−Ｉ
　Ｆブロック（２５）、ＦＭフロントエンドブロック（
４６）とノイズキャンセラーブロック（４７）との間、
すなわちマットｐとマットＥ１マットＭとマットＮの区
画ライン幅を広く取ることでＦＭフロントエンドブロッ
ク（４６）を他のブロック特にＦＭ−Ｉ　Ｆブロック（
２５）から遠ざけている。またマットＤとマットＥおよ
びマットＭとマットＮとの間に、電源パッドＶＣＣ＊よ
り第２の領域（４５）へ延在される電極（８８）　、　
（８９）　、　（９０）とグランドパッドＧＮＤ１より
第１の領域（４４〉へ延在される電極（６０）とを設け
、更に分割領域（４３）上に第２の電源ライン（９１）
　、　（９２）　、　（９３）と第２のグランドライン
（６１）　、　（６２）　、　（６３）を設けている。

従ってＦＭフロントエンドブロック（４６）は、隣接す
るＦＭ−ＩＦブロック（２５）、ＡＭチューナーブロッ
ク（４８）およびノイズキャンセラーブロック（４７）
と分離され、特に電源ライン（８８）　、　（８９）　
、　（９０＞は不要輻射を防止し、グランドライン（６
０）は、分離領域とコンタクトしているので基板電流を
吸い出すことができ干渉を防止している。

またこのＦＭフロントエンドブロック（２５）の中の局
部発振回路（６７）は、干渉を嫌うので、電源バッドＶ
。ｃ４とグランドパッドＧＮＤ４を別に設け、外の回路
は電源バッドｖｃｃｓとグランドパッドＧＮＤ３で供給
されている。

更にはＦＭ−ＩＦブロック（２５）は、ＦＭ信号のＡＭ
部を除去するためのリミッタ回路を有し、この回路はマ
ットＥとマットＦで集積されている。

このリミッタ回路に有るコンデンサは前述の如く基板へ
リークを生じ、このリーク電流がＦＭフロントエンドへ
流れ誤動作を起こす。そのためコンデンサをマットＥに
一括し、このマットＥの両側辺の区画ライン（４）の第
１のグランドライン（７５）。

（７６〉で集中的に吸い出している。更にほこの第１の
グランドライン（７５）は、ＦＭ−ＩＦブロック（２５
）、マルチプレックスデコーダーブロック（２４）およ
びノイズキャンセラーブロック（４７）の外周辺に延在
されて、これらから生じるリーク電流も吸い出している
。

また配線の都合上第３の電源ライン（５５）　、　（５
６）　、　（５７）　、　（５８）、分割領域（４３）
上の第２の電源ライン（９１）　、　（９２）　、　（
９３）および第２のグランドライン（６１）　、　（６
２）　、　（６３）等は、黒丸で示したスルーホールを
介して、点線で示す２層目の電極層を介してクロスオー
バーしている。特にＡＭチューナーブロック（４８）は
外のブロック回路と同時に動作しないので、ＡＭチュー
ナーブロック（４８）とＦＭ−Ｉ　Ｆブロックク２５）
を１つのパッドＶ。ｏｌを共用しており、このためクロ
スオーバーしている。またグランドバラｌ−″ＧＮＤ　
１も同様である。

第５図は、前述したように、ＦＭフロントエンドブロッ
ク（４６）とＦＭ−Ｉ　Ｆブロック（２５）を遠ざける
事、クロスオーバーしている事を説明するために具体的
に電極の構成を示した。Ｘ印で示した所は、黒丸で示し
たスルーホールである。　−ゝ最後に本発明の特徴点を
一例してみる。例えばＡＭチューナーブロック（４８）
が不要であれば、Ａ〜Ｄのマットに、マルチプレックス
デコーダーブロック（２４）となる４つのマットをその
まま集積化し、余ったマットＱとマットＲに例えばマッ
トＩとＪを集積化する。従ってＩ、Ｊ、Ｓ、Ｔのマット
が余分となるので、このマットを削除すればマットの配
置が四角形のチップ内に整然と収納することができる。

ここではマット内の１層目の配線はそのまま使い、マッ
ト間の配線およびブロック間の配線のみを考えれば良い
。

またＦＭ−Ｉ　Ｆブロック（２５）の一部改良の際は、
例えば改良部となるマットＦのみを取り出して改良すれ
ば良く、他のマットＥ、Ｇ、Ｈはそのまま使うことがで
きる。またユーザのオプションとなる別のブロックを追
加する時は、全部のマットはそのまま使い、このブロッ
クに必要な数だけマットを追加すれば良いし、またここ
ではマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成しであ
るため、入替え、追加、および削除が非常に容易となる
。

（ト）発明の効果以上の説明からも明らかな如く、第１に区画ライン（４
）で半導体チップ（１）上面を実質的に同一サイズの多
数のマットに分割し、複数の機能の異なる電子回路ブロ
ックを整数個のマットに収容すると、電子回路ブロック
毎に並行して設計ができ、設計期間を大幅に短縮できる
。また電子回路ブロックを一定の素子数で分割し、マッ
ト毎の設計が行えるので、マット毎の並行設計もできる
。また削除、追加および修正等の回路変更も電子回路ブ
ロック毎またはブロック毎に設計できるので、ブロック
毎またはマット毎の変更のみで足り、ＩＣ全体の設計変
更が不要となる。更にはマットを基本ブロックとしてセ
ル化できるので、一端設計を終了すれば、この後の回路
変更の際、変更するマットのみの修正だけで、他のマッ
トはそのまま使え信頼性が非常に高くなる。

また電子回路ブロックに含まれるコンデンサを、この電
子回路ブロックを形成するマットの中の特定マットに集
積することで設計が容易となる。これは特定マット内に
コンデンサを集積すると、トランジスタ、ダイオード、
および抵抗の形状による制約を受けないためである。し
かも他のマットはコンデンサを含まなくなるので、コン
デンサとの相互作用が無くなり、その分これらのマット
の設計も容易となる。

第２に、コンデンサを集積したマットを分離領域で囲む
と、このマット部分から流出する接合容量のリーク電流
を、マットの周囲の分離領域で吸い出すことができる。

第３に、この分離領域をグランドラインと、略全面でコ
ンタクトすることで、コンデンサから生じるリーク電流
を他のマットへ流すことなく、全てグランドラインを介
して外部へ吸い出すことができる。

第４に、コンデンサを分離領域で囲むと、コンデンサ毎
にリーク電流を吸い出すことができ、マットの周囲と、
コンデンサの周囲を囲むことで２重の吸い出しができる
。

第５に、グランドラインと吸い出し電極を櫛歯状に設け
ることで、整数１個のコンデンサを、との櫛歯の間に設
けることができ、コンデンサのリーク電流を、整数個の
コンデンサ毎に吸い出すことができる。また第４図のよ
うに、左側のグランドラインと櫛歯状に形成することで
、左方向へのリーク電流を集中的に吸い出せ、特にフロ
ントエンドブロックへの帰還を防止できる。

第６に、特定マットのコンデンサの上層電極および下層
電極は、原則的に１層目に形成するので、区画ライン（
４）を超えて行う他のマットとの配線は、２層目を用い
ることができ、コンデンサの配線と他の素子の配線の区
別ができ、設計が極めて容易となる。

第７に、コンデンサの上層電極（３１）と電極（３３）
とのコンタクト（３２）を、マットの右側に配置するこ
とで、前記２層目の電極（３３）は、右隣りのマツトに
直線状に設けることができ、この右隣りのマットの２層
目の電極のレイアウトを極めて容易にすることができる
。

第８に、電子回路ブロックの回路の順番通りに、コンデ
ンサを特定マットの上方または下方より、下方または上
方へ設けることで、右隣りのマットへ延在する２層目の
電極（３３）　、　（３Ｂ＞のパターン・レイアウトを
容易にすることができる。

第９に、コンデンサを集積した特定のマットを、電子回
路ブロックを構成する領域の一端のマットに設けること
で、他のマットとの接続電極（３３）　、　（３Ｂ＞を
一方向のみに延在でき、パターン・レイアウトを容易に
できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の第１の実施例を示す
上面図、第２図Ａは、第１図に於いてコンデンサを集積
した特定のマットを示す上面図、第２図Ｂは、第２図Ａ
のＡ−Ａ’線の断面図、第２図Ｃは、第２図ＡのＢ−Ｂ
’線の断面図、第３図Ａは、通常のマットを示す上面図
、第３図Ｂ−３２＝は、第３図ＡのＡ−Ａ’線の断面図、第４図は、本発明
の半導体集積回路の第２の実施例を示す上面図、第５図
は、第４図の実際の電極パターンを示す上面図、第６図
は本発明の半導体集積回路に組み込まれる電子回路ブロ
ック図、第７図ＡはＡＭチューナーブロックを説明する
図、第７図ＢはＦＭフロントエンドブロックとＦＭ−Ｉ
　Ｆブロックを説明する図、第７図Ｃはマルチプレック
スデコーダーブロックを説明する図、第８図は従来の半
導体集積回路の上面図、第９図は第８図におけるブロッ
クｂとブロックＣの間の断面図である。（１）　、　（４２＞・・・半導体チップ、　（２）・
・・電源ライン、（３）・・・グランドライン、り４）
・・・区画ライン、　（５）・・・第１の供給ライン、
　（６）・・・第２の供給ライン、　（７〉・・・コン
デンサ　（４３）・・・分割領域、　（４４）・・・第
１の領域、　（４５）・・・第２の領域、（５５）　、
　（５６）　、　（５７）　、　（５Ｂ）・・・第３の
電源ライン、（６１）　、　（６２）　、　（６３）・
・・第２のグランドライン、　（９１）　、　（９２）
　、　（９３）・・・第２の電源ライン、　（９４）　
、　（９５）　、　（９６）・・・第３のグランドライ
ン。第７図△ 第７図Ｂ第８１第７！ｔｉｃ

Claims

【特許請求の範囲】

（１）電源ラインとグランドラインを一組として隣接さ
せて延在した区画ラインを、複数本同一方向に配列して
、半導体チップを実質的に同一サイズの複数個の領域に
分割して形成したマットと、前記半導体チップの整数個
のマットに組み込まれる複数の機能の異なる電子回路ブ
ロックより構成された電子回路とを備え、この電子回路
ブロックに含まれるコンデンサを前記電子回路ブロック
を形成する特定のマットに集積することを特徴とした半
導体集積回路。
（２）コンデンサを集積したマットは、半導体基板内に
形成される分離領域で囲まれる請求項第１項記載の半導
体集積回路。
（３）コンデンサを集積したマットの周辺に形成される
グランドラインと分離領域は、略全面でコンタクトする
請求項第２項記載の半導体集積回路。
（４）コンデンサは、半導体基板内に形成される分離領
域で囲まれる請求項第１項記載の半導体集積回路。
（５）グランドラインと櫛歯状に配置される吸出し電極
は、上下に隣接するコンデンサ間に設けられ、このコン
デンサ間に設けられた分離領域と略全面でコンタクトす
る請求項第１項記載の半導体集積回路。
（６）コンデンサとマットに形成される素子との配線は
、実質的に２層目に形成される請求項第１項記載の半導
体集積回路。
（７）コンデンサを構成する１層目の上層電極は、この
コンデンサ以外の半導体素子が形成されるマットと接す
る一側辺近傍で、２層目の配線と実質的にコンタクトす
る請求項第６項記載の半導体集積回路。
（８）コンデンサは、電子回路ブロックの回路の順番通
り、コンデンサが集積されるマットの上端または下端よ
り下端または上端へ設けられる請求項第１項記載の半導
体集積回路。
（９）コンデンサを集積したマットは、前記電子回路ブ
ロックを構成する領域の一端のマットに設ける請求項第
１項記載の半導体集積回路。