JPH0652771B2

JPH0652771B2 - リニア半導体集積回路

Info

Publication number: JPH0652771B2
Application number: JP63173007A
Authority: JP
Inventors: 和男冨塚; 栄菅山; 孝夫佐伯
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: JPH0223634A

Description

【発明の詳細な説明】 (イ)産業上の利用分野本発明はＦＭ／ＡＭチューナ等、信号周波数や信号レベ
ルが異る回路ブロックを同一半導体基板上に形成した半
導体集積回路に関する。

(ロ)従来の技術ＴＶチューナ、ＦＭ／ＡＭチューナ等の電子機器は、Ｒ
Ｆ（Radio Frequency）信号からオーディオ信号を取出
す為、機能毎に分割した各回路ブロックの取扱う信号の
周波数が異る場合が多い。例えば日本国内向けのＦＭチ
ューナだけでも、ＲＦ信号は７６〜９０MHz、中間周波
数信号は１０．７MHz、そして２０〜２００００Hzのオ
ーディオ信号と、２０Hz〜90MHzの広範囲の信号を取扱
うことになる。

上記ＦＭ／ＡＭチューナの一例を第６図に示す。同図に
おいて、(1)はＦＭ放送を受信しその受信周波数信号と
局部発振回路(2)の発振周波数信号とを混合回路(3)で混
合することにより中間周波数に周波数変換するＦＭフロ
ントエンド回路、(4)は中間周波数信号（ＩＦ信号）を
増幅・振幅制限し且つこれを検波してＦＭステレオコン
ポジット信号を得るＦＭ・ＩＦ増幅回路、(5)は例えば
特公昭６２−２１４６１号に記載されているが如き機能
を有するノイズキャンセル回路、(6)はステレオ放送の
場合にＬチャンネル、Ｒチャンネル信号に復調するマル
チプレクス回路、(7)はＡＭ放送を選局しオーディオ信
号を出力するＡＭチューナ回路である。例えばＦＭ放送
受信の場合、アンテナ(8)から入力し、ＲＦ増幅回路(9)
で高周波増幅したＲＦ信号とＦＭフロントエンド回路
(1)の局部発振回路(2)が出力する発振周波数信号とをＦ
Ｍフロントエンド回路(1)の混合回路(3)で混合すること
によりＦＭフロントエンド回路(1)からＩＦ信号を出力
し、該ＩＦ信号をＦＭ・ＩＦ増幅回路(4)の検波回路で
検波することによりＦＭ・ＩＦ増幅回路(4)からコンポ
ジット信号を出力し、マルチプレクス回動(6)によって
出力端子(10)に夫々Ｌチャンネル、Ｒチャンネルのオー
ディオ信号を出力する様構成されている。尚、斯る構成
のＦＭチューナ回路は例えば昭和６２年１２月１０日発
行、「′８８三洋半導体データブック、ポータブルオー
ディオ用バイポーラ集積回路編」第１５２頁に記載され
ている。

ところで、近年の電子機器は増々小型化・高性能化が求
められ、それに伴って第６図の回路ではできる限り１チ
ップ化する方向に進んでいる。しかしながら、上記ＦＭ
チューナの例ではＦＭフロントエンド回路(1)が数十MHz
の高周波信号を扱う為、不要幅射による他回路への干渉
が生じ易い。また、アンテナ(8)からの微弱レベル信号
を取扱う為、他回路ブロックとの干渉により回路動作が
不安定になり易く、著しい場合には発振してしまう。そ
の為、ＦＭフロントエンド回路(1)をも１チップ化する
ことは極めて困難であった。

さらに、近年の電子機器は増々多種・多様化してきてお
りパターン設計時間の短縮が望まれている。また、設計
を終了した半導体集積回路に対して特定の回路ブロック
を削除、置換、追加といった様々な要求がある。しかし
ながら、前記特定の回路ブロックが必ずしも同一占有面
積内に納められるとは限らないので、各要求毎に再度設
計し直さなくてはならず、前記要求に対して即応できな
い欠点があった。

(ハ)発明が解決しようとする課題この様に、従来はＦＭフロントエンド回路(1)をも集積
化することは回路干渉が生じ易い為に極めて困難である
欠点があった。また、パターン設計の開発期間が長く、
様々な要求に即応できない欠点があった。

(ニ)課題を解決するための手段本発明は斯上した欠点に鑑み成されたもので、ＦＭフロ
ントエンド回路ブロック(1)の上を交流的に接地したシ
ールド電極(17)で覆うことにより、上記課題の前者を解
消するものである。また、半導体チップ(11)の表面を実
質的に同一サイズのマット(16)に分割し、各回路ブロッ
クを夫々マット(16)の整数個分の領域に納めることによ
り、上記課題の後者を解消するものである。

(ホ)作用本発明によれば、交流的に接地したシールド電極(17)に
よりＦＭフロントエンド回路ブロック(1)を遮へいでき
るので、また、不要幅射による他回路との干渉を防止で
きる。各回路ブロックを実質的に同一サイズのマット(1
6)整数個分の領域に納めるので、前記整数個分の領域を
１つのチップとみなした各回路ブロック毎の並行設計が
可能であり、且つ回路ブロックを一定の素子数に分けて
マット(16)に各々収納するので、マット(16)毎の設計を
も行うことができる。その為、パターン設計時間の大幅
な短縮ができ、さらには回路変更も回路ブロック毎且つ
マット(16)毎に行うことができる。

(ヘ)実施例以下、本発明を図面を参照しながら詳細に説明する。

第１図は本発明による半導体集積回路を示す平面図であ
る。同図において、(11)は第６図の如きＦＭ／ＡＭチュ
ーナ回路を１チップ化した半導体チップ、(12)は電源電
位Ｖ_cc用の電極パッド、(13)はグランド電位ＧＮＤ用の
グランド電極パッド、(14)は電源電位Ｖ_ccを各回路へ供
給する為の電源ライン、(15)はグランド電位を各回路へ
供給する為のグランドライン、(16)はマットである。マ
ット(16)については後で詳述する。そして、ＦＭ・ＩＦ
増幅回路(4)、マルチプレクス回路(6)等が任意の領域に
納められると共に、これらを納めた同一半導体チップ(1
1)上にＦＭフロントエンド回路(1)が収納され、且つ交
流的に接地となる電源電位Ｖ_ccまたはグランド電位ＧＮ
Ｄが印加され多層配線構造の第２層目以降の配線層で形
成したシールド電極(17)が前記ＦＭフロントエンド回路
(1)を収納した領域を覆うように配設されている。各回
路ブロックはＮＰＮまたはＰＮＰトランジスタ、抵抗、
コンデンサ等の回路素子によって構成されており、これ
らを電極配線で接続することにより各回路ブロックの機
能を達成している。特に前記回路素子間の接続配線を第
１層目配線で、シールド電極を第２層目配線で形成すれ
ば、配線層の数を最も少なくできる。

斯る構成によれば、シールド電極(17)が交流的に接地と
なる電位に固定されているので、ＦＭフロントエンド回
路(1)、その中でも特に発振動作を伴う局部発振回路(2)
からの不要幅射を遮へいし、他回路への干渉を防止でき
る。また、シールド電極(17)により遮へいされているの
で、他回路からＦＭフロントエンド回路(1)への干渉、
特に１０．７MHzと比較的近似した周波数で且つ大振幅
レベルの信号を扱うＦＭ・ＩＦ増幅回路(4)との信号干
渉を防止することにより、発振等の誤動作を防止でき
る。

ところで、ＦＭフロントエンド回路(1)は局部発振回路
(2)と混合回路(3)が主体となる他に、混合回路(3)のＩ
Ｆ出力信号を増幅してＦＭ・ＩＦ増幅回路(4)へ出力す
る為の増幅回路（ＩＦ・Amp）や、受信信号レベルを自
動的にコントロールする為の自動利得制御回路（ＡＧ
Ｃ）等、前記主体となる回路に付随するその他の回路が
組み込まれることが多い。これ等の回路は全て他回路、
特にＦＭ・ＩＦ増幅回路(4)との干渉を嫌うものである
が、その中でも局部発振回路(2)は高周波発振という極
めて不安定な動作を正確に行わなければならないので、
最も注意を要する回路である。

その為、第２図に示す如く、局部発振回路(2)部分は単
独でシールド電極(17a)を設け、シールド電極(17a)が共
通インピーダンスを持つことを防ぐことにより、シール
ド電極(17a)を交流的接地電位に堅固に固定して回路動
作の安定性を図る。これは、シールド電極(17)を介して
のＦＭフロントエンド回路(1)内での干渉や、他回路か
らの干渉電流がシールド電極(17)を介して局部発振回路
(2)まで達することによる干渉を防止することにもな
る。混合回路(3)を覆うシールド電極(17b)と前記付随す
るその他の回路を覆うシールド電極(17c)も夫々に分割
すると、一層回路動作の安定化が図れる。

また、ＦＭフロントエンド回路(1)内での相互干渉を防
止する為、局部発振回路(2)専用のグランド電極パッド
(13a)を設け、グランドライン(15a)も他とは別個に設け
ることにより、グランド電位ＧＮＤ用配線の何れかが共
通インピーダンスを持つことによる干渉を防ぐ。混合回
路(3)と前記付随するその他の回路のグランドライン(15
b)(15c)も夫々別個に延在させてグランド電極パッド(13
b)に接続する。その際、グランドライン(15b)(15c)とシ
ールド電極(17b)(17c)との夫々の接続はできる限りグラ
ンド電極パッド(13b)に近い部分で行うことにより、グ
ランドライン(15b)(15c)の配線インピーダンスによる無
用な電位上昇を最小限に抑える。

前述した様に、局部発振回路(2)は最も注意を要する回
路であり、ＦＭ・ＩＦ増幅回路(4)からは最大限に離間
した回路である。そこで第１図に示す如く、ＦＭフロン
トエンド回路(1)全体を半導体チップ(11)の隅部へ配置
すると共に、第２図に示す如く、ＦＭフロントエンド回
路(1)の中でも局部発振回路(2)を最も隅部へ配置するこ
とにより、局部発振回路(2)をＦＭ・ＩＦ増幅回路(4)か
ら最大限離間させて配置する。この様にすれば、局部発
振回路(2)が距離的に離れると共に、局部発振回路(2)の
周囲を混合回路(3)と前記付随するその他の回路用のシ
ールド電極(17b)(17c)が囲むので、ＦＭ・ＩＦ増幅回路
(4)からの信号干渉を最小限に抑えることができる。隅
部へ離間することはまた、グランド電極パッド(13a)か
ら局部発振回路(2)までのグランドライン(15a)の延在長
さを最短にできるので、局部発振回路(2)の安定動作に
も寄与する。

第２図において、(18)はその下の高濃度分離領域とオー
トミックコンタクトする吸出し電極である。吸出し電極
(18)は局部発振回路(2)及び混合回路(3)と、前記付随す
るその他の回路との間に延在するグランドライン(15c)
に接続されて両者の間を流れるリーク電流を吸出す他、
回路素子の中で飽和動作を行うＮＰＮ・ＰＮＰトランジ
スタや、コンデンサ、抵抗等、リーク電流を流出するこ
とが予測される回路素子の即近に設けてリーク電流を吸
出す。吸出したリーク電流はそのままグランドライン(1
5c)を介してグランド電極パッド(13a)(13b)へ吸出され
るか、または回路の上を覆うシールド電極(17a)(17b)(1
7c)に吸出され、シールド電極(17a)(17b)(17c)にコンタ
クトするグイランドライン(15b)(15c)(15d)を介してグ
ランド電極パッド(13a)(13b)に接続される。その断面構
造は第３図の様になる。

第３図において、(21)はＰ型半導体基板、(22)はＮ型エ
ピタキシャル層、(23)はＮ^＋型埋込領域、(24)は基板(2
1)に接続するＰ^＋型分離領域、(25)は素子形成用のアイ
ランド、(26a)(26b)はダミーアイランド、(27)(28)は回
路素子形成用のＰまたはＮ型拡散領域、(29)はエピタキ
シャル層(22)を覆う酸化膜、(30)は第１層目配線層によ
る素子間接続配線、(15c)はグランドライン、(18a)(18
b)(18c)は吸出し電極、(31)は層間絶縁膜、(17a)(17c)
は第２層目配線によるシールド電極である。ダミーアイ
ランド(26a)(26b)は他の回路とＦＭフロントエンド回路
(1)とのリーク電流による干渉を防止する為にＦＭフロ
ントエンド回路(1)全体を囲むように設けたもので、さ
らにダミーアイランド(26b)はＦＭフロントエンド回路
(1)の局部発振回路(2)だけを囲むように設けたものであ
る。そして、一部の吸出し電極(18a)(18b)はそのまま第
１層目配線層を延在してグランドライン(15d)(15c)にな
る他、層間絶縁膜(31)のスルーホールを介してシールド
電極(17a)(17c)に接地電位を与える。その他グランドラ
イン(15c)から遠方に配置する他の吸出し電極(18c)は、
スルーホールを介してシールド電極(17c)に接続するこ
とにより、シールド電極(17c)を介してグランドライン
(15c)に接続する。

尚、第２図において、局部発振回路(2)だけは吸出し電
極(18a)及びシールド電極(17a)に接地電位ＧＮＤを与え
るグランドライン(15d)と、局部発振回路(2)を構成する
回路素子に接地電位ＧＮＤを与えるグランドライン(15
a)とを別個に設けることにより、吸出したリーク電流に
よる接地電位ＧＮＤの上昇を抑え回路動作の安定化を図
る。また、外部導出用リードピンも専用に設ける。

上記構成によれば、吸出し電極(18)によって表面付近を
流れるリーク電流を接地電位ＧＮＤに吸出すことができ
るので、リーク電流による他回路との相互干渉を防止す
ことができる。また、吸出し電極(18)は必ずしもグラン
ドライン(15)に接続するもので無く、シールド電極(17)
を介して接続するので、ＦＭフロントエンド回路(1)を
収納した領域の任意の位置に吸出し電極(18)を配置する
ことができ、流出し易い回路素子の即近で直ちにリーク
電流を吸出すことができる。

以下、パターン設計を容易ならしめるマット(16)及びマ
ット(16)に第６図の回路を組み込んだ半導体集積回路を
詳細に説明する。

第４図において、先ず半導体チップ(11)の中央にこれを
略一直線で横切る分割領域(41)を形成し、半導体チップ
(11)の素子形成領域を実質的に上下同一サイズの２つの
領域に区画する。分割領域(41)は後述するようにグラン
ドライン(15)や電源ライン(14)を延在させる為の必要不
可避領域であり且つ回路素子を形成しない領域であっ
て、分割領域(41)を形成することにより、区画した前記
２つの領域を夫々第１と第２の領域(42)(43)とする。そ
して、分割領域(41)とは直交する方向にグランドライン
(15)と電源ライン(14)とを一組として隣接させて延在さ
せた区画ライン(44)を設け、該区画ライン(44)を複数本
並設することにより半導体チップ(11)の表面を実質的に
同一サイズの多数個のマット(16)に分割する。マット(1
6)の大きさは任意の一定数の素子がレイアウトできる占
有面積に設定し、その横幅は経験的にＮＰＮトランジス
タ５〜６個を１列に並べられるような横幅に設定する。

マット(16)の両側は区画ライン(44)を構成するグランド
ライン(15)と電源ライン(14)とをペアで延在させるの
で、それらを規則的に配列、例えば櫛歯状に相対向する
様に延在させることにより、マット(16)の１辺にはグラ
ンドライン(15)が、他辺には電源ライン(14)が夫々接す
るように延在させ、マット(16)に形成した回路素子に動
作電源を供給する。

区画ライン(44)を延在したグランドライン(15)と電源ラ
イン(14)は、各回路ブロック毎やそれらが共通インピー
ダンスを持つことを許可するか否かによりまとめられ、
分割領域(41)上を延在させて各々が対応するグランド電
極パッド(13)や電源電極パッド(12)に個別に接続され
る。結果、分割領域(41)上はグランドライン(15)と電極
ライン(14)が複数本延在し、且つ１本１本は配線インピ
ーダンスを低減する為比較的幅広に形成されるので、分
割領域(41)も当然比較的大占有面積を必要とする。

区画ライン(44)を延在させるグランドライン(15)と電源
ライン(14)、分割領域(41)上を延在させるグランドライ
ン(15)と電源ライン(14)、及び各マット(16)内における
回路素子間の接続配線は、櫛歯状レイアウトを利用する
ことで基本的に第１層目配線層によって行う。第２層目
以降は区画ライン(44)や分割領域(41)を横断してマット
(16)間の信号伝達用配線やシールド電極(17)を形成する
のに主として用いる。

尚、分割領域(41)は時として各区画ライン(44)と平行に
も延在させる。これは、パツケージのピン配列の要求に
対するＶ_cc電極パッド(12)とグランド電極パッド(13)の
位置的制約や、隣接したマット(16)または回路機能ブロ
ックにおいて特に離間したい関係がある場合に各マット
(16)の間に設ける。第４図においては、マットＤとＥの
間が前者の理由、マットＭとＮの間が後者の理由であ
る。そして、前記平行に延在させた分割領域(41a)の終
端付近に設けたＶ_cc電極パッド(12)とグランドパッド(1
3)から夫々Ｖ_ccライン(14)とグランドライン(15)を引き
廻し、続いて前記半導体チップ(11)の中央を横切る分割
領域(41)の上を引き廻して各マット(16)内の回路素子に
接続する。

この様に素子形成領域に多数個のマット(16)に分割した
半導体チップ(11)に機能別回路ブロックを納める場合、
各回路ブロックは以下の通りに収納する。

先ずマット(16)が任意の一定の素子数を収納できるサイ
ズに設計されているので、前記回路ブロックを前記一定
の素子数に区分する。例えばマット(16)の大きさが１０
０素子収納用で、前記回路ブロックが２７０素子程度な
らば、３個のマット(61)を用意して各々１００素子を目
安に区分する。むろん、占有面積の大きなコンデンサ等
は考慮に入れる。そして、上記区分に従って各マット(1
6)毎に回路素子を収納し、マット(16)に収納したＮＰＮ
・ＰＮＰトランジスタ、ダイオード、抵抗、コンデンサ
等の回路素子間の接続配線を第１層目配線層で終了して
おく。これを繰り返して全てのマット(16)のパターン設
計を終えた後、前記３個のマット(16)を隣接して配置
し、第２層目以降の配線によって各マット(16)間の電気
的接続を行うことにより、機能別回路ブロックを構成す
る。そして、全ての回路ブロックをマット(16)に収納し
た後、全てのマット(16)を組み合せ、第２層目以降の配
線層により各回路ブロック間の電気的接続を行うことに
より全体のＩＣを設計する。

本願のＦＭフロントエンド回路(1)を収納する際も上記
手段に準じる。つまり、ＦＭフロントエンド回路(1)が
約２５０個の素子数で構成されているので、３個のマッ
ト(16)を用意すると共にＦＭフロントエンド回路(1)全
体を８０〜１００素子毎に区分し、この区分に従ってマ
ットＫ，Ｌ，Ｍ夫々に回路素子を収納し、接続配線を配
設する。そして、マットＫ，Ｌ，Ｍの上を覆う様にシー
ルド電極(17)を設け、ＦＭフロントエンド回路(1)専用
に設けたグランド電極パッド(13a)(13b)により接地電位
ＧＮＤを印加する。他の各回路ブロックも、上記手段に
準じて夫々整数個のマット(16)に収納する。

斯る構成によれば、各回路ブロックを整数個のマット(1
6)に収納することにより、各回路ブロック毎の設計を行
え且つ回路ブロックを一定の素子数に分割してマット(1
6)毎の設計が行えるようになる。その為、回路ブロック
毎に並行設計が可能であり、設計期間の大幅な短縮が図
れる。従って、上記マット(16)内に収納することによっ
てＦＭフロントエンド回路(1)を組み込んだ半導体集積
回路を短期間で設計でき、且つシールド電極(17)を設け
ることにより相互干渉を防止してＦＭフロントエンド回
路(1)を１チップ化することができる。また回路変更も
回路ブロック毎に且つマット毎に行えるので、ＩＣ全体
の設計変更は不要である。

ところで、グイランドライン(15)と電極ライン(14)を第
１層目配線層で、シールド電極(17)を第２層目配線層で
夫々行おうとすると、区画ライン(44)がある為、ＦＭフ
ロントエンド回路(1)内のマット(16)間の接続配線は設
計自由度が厳しい。そこで、ＦＭフロントエンド回路
(1)は区画ライン(44)を除去することにより、全体を２
層配線構造で済ませる。

これを再度第１図と第２図を用いて説明する。即ち第１
図の全体平面図と第２図の部分拡大平面図から明らかな
様に、ＦＭフロントエンド回路(1)部分は区画ライン(4
4)で区画することを解除し、グランドライン(15)と電源
ライン(14)を任意に延在させると共に、シールド電極(1
7)の周囲から２層目配線を用いることによりＦＭフロン
トエンド回路(1)と他の回路を構成するマット(16)間の
接続配線を行う。ＦＭフロントエンド回路(1)内のパタ
ーンレイアウトは第２図に準じると良く、移設を容易に
する為にＦＭフロントエンド回路(1)の占有面積はマッ
ト(16)整数個分、具体的には３個分に略等しい面積内に
納める。この様な構成とすることにより、ＦＭフロント
エンド回路(1)内は区画ライン(44)が無いので配線の設
計自由度が増し、２層配線構造だけでシールド電極(17)
を設けたＦＭフロントエンド回路(1)を効率良く組み込
むことが可能である。

特にマット(16)の個数が多くなった場合、半導体チップ
(11)の四角形状に対応させる為分割領域(41)を設けるこ
とによりマット(16)を多段構造にすることが不可欠とな
るので、ＦＭフロントエンド回路(1)はマット(16)に納
めるか否かに拘わらずマット(16)整数個分に略等しい面
積に納めることにより、多数個のマット(16)を四角形状
に配置することを容易ならしめる。

前記分割領域(41)は比較的大占有面積を要するので、Ｆ
Ｍフロントエンド回路(1)に対し、干渉を生じ易い回路
ブロックを分割領域(41)を挟んで配置することにより、
両者を距離的に離間させることが容易に実施できる。第
１図または第４図において、マットＫ〜マットＭを利用
することによりＦＭフロントエンド回路(1)を半導体チ
ップ(11)の隅部に形成し、この出力信号であるＩＦ信号
をリミッタ増幅回路で増幅・振幅制限する機能を有する
ＦＭ・ＩＦ増幅回路(4)はマットＥ〜マットＩを利用す
ることにより、両者を分割領域(41)を挟んで夫々形成す
る。さらに、ＡＭチューナ回路(7)がマットＡ〜マット
Ｄに、ノイズキャンセル回路(5)がマットＮ〜マットＰ
に、マルチプレクスデコーダ回路(6)がマットＱ〜マッ
トＴに、その他（オプション）の回路がマットＩに夫々
集積化さている。ＦＭフロントエンド回路(1)内のレイ
アウトは第２図に準じても良い。

斯る構成によれば、シールド電極(17)を処したＦＭフロ
ントエンド回路(1)に対し、最も注意を要するＦＭ・Ｉ
Ｆ増幅回路(4)を分割領域(41)の分だけ離間して配置で
きるので、シールド電極(17)の効果を最大限有効に発揮
できる。また、第１図の配置によれば、ＦＭフロントエ
ンド回路(1)を分割領域(41)(41a)とグランドライン(15)
で囲むことができるので、両者の間に固定電位の配線を
延在させることになり、両者間の幅射による干渉を防止
することに寄与できる。

第５図は上記ＦＭフロントエンド回路(1)をも内蔵した
ＩＣを用いて構成したＦＭ／ＡＭ受信機である。同図に
おいて、(50)は受信する周波数を選択し同調したＲＦ信
号をＦＭフロントエンド回路(1)の混合回路(3)またはＡ
Ｍチューナ回路(7)の混合回路へ出力する同調回路、(5
1)(52)は表面弾性波フィルタ(53)から成り、混合回路
(3)の出力信号からＦＭ・ＩＦ信号だけを取出す第１，
第２フィルタ回路、(54)はＦＭ・局部発振回路(2)の発
振周波数を決定する局部発振回路(2)の受動回路素子、
(55)はマルチプレクスデコーダ回路(6)の電圧制御発振
回路（ＶＣＯ）の発振周波数を決定する水晶振動子、(5
6)はＡＭ・ＩＦ信号だけを通過させるフィルタ回路、(5
7)はＡＭチューナ回路(7)の局部発振回路の受動回路素
子、(58)はＬ及びＲチャンネルの出力端子である。この
他、素子定数的に集積化が困難な値を持つコンデンサや
抵抗が外付けされて全体の回路が実現する。

上記構成によれば、基本的に集積化困難な大容量値のコ
ンデンサ、抵抗、バリスタ等の受動回路素子を外付けす
る他、同調回路(50)だけを外付けするだけでＦＭ／ＡＭ
チューナが現実できるので、部品点数を減少することに
より安価なチューナを構成できる。

(ト)発明の効果以上説明した如く、本発明によればシールド電極(17)を
設けることにより不要幅射その他の干渉を防止できるの
で、同一チップ(11)内にＦＭフロントエンド回路(1)を
も集積化できる利点を有する。

また、局部発振回路(2)部分だけシールド電極(17)を分
割したので、シールド電極(17)を介しての局部発振回路
(2)への信号干渉を防止できる利点を有する。

さらに、ＦＭフロントエンド回路(1)を、その中でも局
部発振回路(2)を半導体チップ(11)の隅部へ配置したの
で、局部発振回路(2)を位置的に他の回路から最も離間
させることができ、相互干渉による影響を最小に抑える
ことができる利点を有する。

そして、ＦＭフロントエンド回路(1)内の吸出し電極(1
8)はシールド電極(17)を介してグランドライン(15)に接
続するので、吸出し電極(18)を任意の位置に配置できる
利点を有する。

次にマット(16)を利用してＩＣ化したものは、各マット
(16)毎にパターン設計が行え、設計の終了したマット(1
6)を組み合せることでＩＣ全体のレイアウトができるの
で、ＦＭフロントエンド回路(1)を含むＩＣを容易に設
計でき、且つシールド電極(17)により相互干渉を防止し
て共存を容易にできる利点を有する。

その際、ＦＭフロントエンド回路(1)内は区画ライン(4
4)を除去することにより、２層配線で配線の設計自由度
を損うこと無くシールド電極(17)を形成でき、さらに占
有面積がマット(16)整数個分であるので、マット(16)の
配置や移設も容易にできる利点を有する。

また、分割領域(41)を設けてマット(16)を多段構造とす
ることにより、ＦＭフロントエンド回路(1)を含み多数
個のマット(16)を四角形状内に収納でき、且つＦＭフロ
ントエンド回路(1)はマット(16)整数個分の領域に形成
したので、マット(16)の配置及び組み合せが容易である
利点を有する。

さらに、分割領域(41)を挟んでＦＭフロントエンド回路
(1)とＦＭ・ＩＦ増幅回路(4)を配置することにより、両
者を分割領域(41)の分だけ離間できるので、またグラン
ドライン(15)により囲むことができるので、両者の幅射
その他による干渉を最小限に抑えられる利点を有する。

そして、上記半導体集積回路はＦＭフロントエンド回路
(1)をも１チップ化できるので、値的に集計化が困難な
コンデンサや抵抗、バリスタ等の受動回路素子と同調回
路(50)を構成する回路素子を付加することにより、安価
で高性能のＦＭ／ＡＭチューナを構成できる利点を有す
る。

【図面の簡単な説明】

第１図は本発明を説明する為の平面図、第２図はＦＭフ
ロントエンド回路(1)部分の部分拡大平面図、第３図は
第２図の要部断面図、第４図は本発明の他例を説明する
為の平面図、第５図は本発明のラジオ受信機を説明する
為の回路図、第６図はＦＭ／ＡＭチューナ回路を示す回
路図である。 (1)はＦＭフロントエンド回路、(2)は局部発振回路、
(4)はＦＭ・ＩＦ増幅回路、(11)は半導体チップ、(14)
は電源ライン、(15)はグランドライン、(16)はマット、
(17)はシールド電極、(18)は吸出し電極、(41)は分割領
域、(44)は区画ライン、(50)は同調回路である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｂ 1/08 Ｅ 7240−5Ｋ (56)参考文献特開昭62−293660（ＪＰ，Ａ) 特開昭61−292341（ＪＰ，Ａ) 実開昭52−154111（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】少なくとも局部発振回路と混合回路を含み
ＲＦ（Radio Frequency）信号をＩＦ（中間周波）信号
へ周波数変換するフロントエンド回路ブロックと、前記
ＩＦ信号を増幅・振幅制限するＩＦ増幅回路ブロックと
を同一半導体基板上に集積化し、前記フロントエンド回路ブロックは、前記局部発振回路
の上を覆う第１シールド電極と前記フロントエンド回路
ブロックのその他の回路を覆う１つ以上のその他のシー
ルド電極とに分割されてシールドされ、この第１シール
ド電極およびその他のシールド電極は、別々に設けられ
たグランドパッドと電気的に接続されることを特徴とし
たリニア半導体集積回路。
【請求項２】前記シールド電極の下層には、前記半導体
基板に形成された分離領域とコンタクトしたリーク電流
吸出し電極が設けられる請求項第１項記載のリニア半導
体集積回路。
【請求項３】半導体チップの半導体層に位置付けられ、
実質的に同じサイズの形状が複数個で成る前記半導体層
内に形成される半導体素子の配置領域（マット）と、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア型の
半導体集積回路であって、前記機能別に分けられた電子回路ブロックは、局部発振
回路と混合回路を含みＲＦ（Radio Frequency）信号を
ＩＦ（中間周波）信号へ周波数変換するフロントエンド
回路ブロックと、前記ＩＦ信号を増幅・振幅制限するＩ
Ｆ増幅回路ブロックとを少なくとも有し、前記電子回路ブロックの全てのの半導体素子は、前記配
置領域（マット）を単位としてこの電子回路ブロックの
総半導体素子数を分割して得られる複数個の配置領域
（マット）に、実質的に形成され、前記フロントエンド回路ブロックは、シールド電極で交
流的に接地されることを特徴としたリニア半導体集積回
路。
【請求項４】半導体チップの半導体層に位置付けられ、
実質的に同じサイズの形状が複数個で成る前記半導体層
内に形成される半導体素子の配置領域（マット）と、回路の大きさが実質的に異なる機能別に分けられた複数
の電子回路ブロックより成るリニア電子回路の半導体素
子が前記配置領域（マット）内に形成されるリニア型の
半導体集積回路であって、前記機能別に分けられた電子回路ブロックは、局部発振
回路と混合回路を含みＲＦ（Radio Frequency）信号を
ＩＦ（中間周波）信号へ周波数変換するフロントエンド
回路ブロックと、前記ＩＦ信号を増幅・振幅制限するＩ
Ｆ増幅回路ブロックとを少なくとも有し、前記フロントエンド回路ブロックを除く電子回路ブロッ
クの全てのの半導体素子は、前記配置領域（マット）を
単位としてこの電子回路ブロックの総半導体素子数を分
割して得られる複数個の配置領域（マット）に、実質的
に形成され、前記フロントエンド回路ブロックの全ての半導体素子
は、前記配置領域（マット）を単位としてこの電子回路
ブロックの総半導体素子数を分割して得られる複数個の
配置領域（マット）と実質的に等しい領域に形成し、シ
ールド電極で交流的に接地されることを特徴としたリニ
ア型半導体集積回路。
【請求項５】前記フロントエンド回路ブロックは、前記
局部発振回路の上を覆うシールド電極と前記フロントエ
ンド回路ブロックのその他の回路を覆う１つ以上のシー
ルド電極とに分割されてシールドされることを特徴とし
た請求項第４項記載のリニア半導体集積回路。
【請求項６】前記フロントエンド回路ブロックの局部発
振回路は、この回路ブロックの端に形成され、且つ前記
半導体チップの隅部に設けられる請求項第１項、第２
項、第３項、第４項または第５項記載のリニア半導体集
積回路。