JPH0223662A

JPH0223662A - 半導体集積回路

Info

Publication number: JPH0223662A
Application number: JP63173009A
Authority: JP
Inventors: Kazuo Tomizuka; 和男冨塚; Sakae Sugayama; 菅山　栄
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-07-12
Filing date: 1988-07-12
Publication date: 1990-01-25
Anticipated expiration: 2012-11-12
Also published as: JP2675338B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ〉産業上の利用分野本発明は、半導体集積回路に関し、特にＦＭフロントエ
ンドブロックとＦＭ−Ｉ　Ｆブロックを有した半導体集
積回路であり、更にはカスタムＩＣの要求に答えられる
様に、機種展開の容易なパターン・レイアウトを有する
半導体集積回路に関するものである。

（ロ）従来の技術一般に、特開昭５９−８４５４２号公報（ＨＯＩ　Ｌ　
２１／７６）の如く、複数個の回路ブロックを同一の半
導体基板上に形成する半導体集積回路技術は、第８図の
構成となっている。

第８図は、半導体チップ（１０１）の概略平面図であり
、ａ乃至ｆは回路ブロックを示す。これらの回路ブロッ
クは、夫々取り扱う周波数および信号レベルが異なり、
機能も夫々異なる。

この回路ブロックは、第９図の如くＰ−型の半導体基板
（１０２）上のＮ型の領域（１０３）に形成され、各回
路ブロックは、その周辺に隣接する高濃度のＰ＋型の領
域（１０４）によって区画されている。ここではブロッ
クｂとブロックＣで示しである。

この区画用のＰ＋型の領域（１０４）は、その一端をＰ
−型の半導体基板（１０２）に接するとともに、他端は
半導体表面の酸化膜（１０５）を通してグランドライン
（１０６）にオーミンク接続される。

グランドライン（１０６）は、各ブロックから集積回路
の中央部にまとめ、左端にあるグランドポンディングパ
ッドＧＮＤに延在きれている。

次に各ブロック回路の電源ライン（Ｖｃｃ）は、第８図
に示すように、集積回路の外周部にまとめ、夫々個別に
電源ポンディングパッドに接続される。

一方、回路ブロックａ乃至ｆは、機能が異なるため、ブ
ロック内に存在する素子数が異なり、ブロック・サイズ
が夫々異なってしまう構成となっている。

（ハ）発明が解決しようとする課題前述の複数のブロックより成る半導体集積回路において
、ＡＭ／ＦＭステレオチューナー用回路に金回路るＦＭ
フロントエンドブロックとＦＭ−ＩＦブロックを集積化
すると、この２つのブロックの干渉によって誤動作を起
こし、１チツプ化が難しい問題を有していた。また回路
ブロックａ乃至ｆのサイズが異なるので、この回路ブロ
ック全てを効率良く、半導体チップ（１０１）内に収め
るためには、各回路ブロックの大きさが相互的に働いて
しまい、同一チップ内への集積を難しくしている問題が
あった。

また回路ブロックａを削除し、例えば特性を改良した別
の回路ブロックａ′を入れたり、第８図＝４− の回路ブロック構成に、更に別の機能を有する回路ブロ
ックｇを追加しようとした場合、各ブロックの大きさが
異なるので全てのパターンを作り直す必要があった。

従って近年、製品の寿命が非常に短かくなって来ている
中で、ユーザの希望する独自回路を、あるチップ内に組
み込もうとすると、ユーザは短納期を希望するにもかか
わらず、回路パターンを作り直すために非常に長い納期
を必要としなければならない問題を有していた。

（二〉課題を解決するための手段本発明は、斯る課題に鑑みてなきれ、ＦＭフロントエン
ドブロック側に対応するＦＭ−ＩＦブロックの側辺に、
半導体基板のリーク電流を吸い取る吸出し電極を設ける
ことで解決し、また区画ライン（５）で、半導体チップ
（１）上面を実質的に同一のサイズの多数のマットに分
割し、複数の機能の異なる電子回路ブロックを１つ以上
の整数個のマット内に収容することにより、従来の問題
を解決するものである。

（ホ）作用本発明に依れば、ＦＭフロントエンドブロック側となる
ＦＭ−Ｉ　Ｆブロックの側辺は、ＦＭフロントエンドブ
ロックへ侵入するリーク電流の通路となるので、この側
辺に吸出し電極（４３）　、　（７９）を設け、集中的
にリーク電流を吸い出してＦＭフロントエンドブロック
への干渉を防止している。また区画ライン（５）で半導
体チップ（１）上面を実質的に同一サイズの多数のマッ
トに分割し、複数の機能の異なる電子回路ブロックを整
数個のマット内に収容することにより、電子回路ブロッ
ク毎の設計を行え且つ電子回路ブロックを一定の素子数
で分割しマット毎の設計が行える様になる。従って電子
回路ブロック毎に分割して並行設計が可能であり、設計
期間の大幅短縮を図れる。また回路変更も電子回路ブロ
ック毎に且つマット毎に行えるので、ＩＣ全体の設計変
更は不要となる。

（へ）実施例先ず第１図を参照して本発明の第１の実施例を詳述する
。ここでは説明の都合上、本発明の特徴の１つであるマ
ット分割の構成で説明してゆくので、先ずマット分割の
構成を述べてゆく。

半導体チップ（１）上面を二点鎖線で示す分割領域（２
）を用いて、実質的に同一形状で、第１および第２の領
域（３）　、　（４）に２等分し、夫々の領域（３）　
、　（４）は、Ａ−Ｊ、に−Ｔのマットに分割されてい
る。Ａ−Ｊ、に−Ｔの各マット間には実線で示す電源ラ
インと一点鎖線で示すグランドラインを隣接して並列に
延在させた区画ライン（５）で区分されている。

区画ライン（５）を形成する電源ラインおよびグランド
ラインの配列は、各マットＡ−Ｊ、に−Ｔの左側に実線
で示す電源ラインを設け、右側に一点鎖線で示すグラン
ドラインが設けられる。従って両端の区画ライン（５）
のみが電源ラインまたはグランドラインの一方で形成さ
れ、中間の区画ラインは両方で構成されている。各マッ
トＡ−Ｊ。

Ｋ−Ｔに隣接する電源ラインおよびグランドラインは、
夫々のマットに集積され、回路ブロックへの電源供給を
行っている。

また各区画ライン（５）の電源ラインとグランドライン
は、三点鎖線で示す第３の電源ライン（６）と第２の電
源ライン（７）、第３のグランドライン（８）と第２の
グランドライン（９〉に夫々対向して櫛歯状に接続され
、この第３および第２の電源ライン（６）、（７）およ
び第３および第２のグランドライン（８）　、　（９）
は、ペレットの周辺に設けられたパッドの中の電源パッ
ド■。ＣＩ　＋　ＶＣＣＩおよびグランドバラ）？ＧＮ
Ｄ１　、　ＧＮＤ２に導かれている。

後で明らかとなるが、回路の都合上、マットに〜Ｍは、
これらのパッドとは別の、ｖｃｃｓ　ｌ　ＶＣＣ４＋Ｇ
ＮＤ３　、　ＧＮＤ４を使用し、また各電源ライン、グ
ランドライン、および第２および第３の電源ライン（７
）　、　（６）、第２および第３のグランドライン（９
）。

（８）は、原則的には２層配線の内の１層配線で実現さ
れている。

上述した区画ライン（５）で区分される各マットＡ−Ｊ
、に−Ｔは、実質的に同一の大きさの形状に形成され、
具体的には幅をＮＰＮトランジスタ６個が並べられるよ
うに設定され、長さは、設計上容易な一定の素子数、例
えば約１００素子がレイアウトできるように設定されて
いる。このマットの太ききについては、ＩＣ化する電子
回路ブロックにより、設計し易い素子数に応じて任意に
選択できる。

マット内に集積される回路素子は、トランジスタ、ダイ
オード、抵抗およびコンデンサにより構成され、通常の
ＰＮ分離によって分離きれ、各素子の結線は、２層配線
の１層目の電極層によって接続され、例外的に２層目の
電極でクロスオーバーされている。

次に第２図Ａおよび第２図Ｂを参照して、マット内に集
積される回路素子と区画ライン（５）について具体的に
説明する。

第２図ＡはマットＢ付近の拡大上面図である。

左の一点鎖線で示した区画ライン（６）は、マットＡと
マットＢの間に設けられる区画ライン（５）であり、右
の一点鎖線で示した区画ライン（７）は、マットＢとマ
ットＣの間に設けられる区画ラインには、点線で示した
トランジスタ（１ｏ〉、ダイオード（１１）、抵抗（１
２〉およびコンデンサ（１３）が集積されている。図面
ではこれらの素子が粗になっているが、実際は高密度に
集積されている。またマット内の素子間の配線は、−点
鎖線で示す第１層目の電極層（１４）で実質的に形成さ
れ、マットＡとマットＢおよびマットＢとマットＣのマ
ット間の配線、例えば信号ラインやフィードバックライ
ンが実線で示す第２層目の電極層（１５）で形成されて
いる。そしてこれらの第１層目および第２層目の電極層
（１４）　、　（１５）はｘ印で示したコンタクト領域
で接続されている。

第２図Ｂは第２図ＡにおけるＡ−Ａ’線の断面図である
。Ｐ型の半導体基板（１６〉上にＮ型のエピタキシャル
層（１７）が積層されており、このエピタキシャル層（
１７）表面より前記半導体基板（１６）に到達するＰ＋
型の分離領域（１８）が形成され、多数のアイランド領
域が形成されている。このアイランド領域（１９）内に
はＮＰＮ　トランジスタ（１０）、ダイオード（１１）
、抵抗（１２）およびコンデンサ（１３）等が作られて
おり、ＮＰＮ　トランジスタ（１０）のコレクタ領域（
２０）と前記半導体基板（１６）との間にはＮ＋型の埋
込み領域（２１）が形成されている。前記エピタキシャ
ル層（１７）の表面には例えばＣＶＤ法によりシリコン
酸化膜（２２）が形成され、このシリコン酸化膜り２２
）上には、第１層目の電極層（１４）が形成されている
。またこの第１層目の電極層（１４）を覆うように、例
えばＰＩＸ等の絶縁膜（２３）が形成され、この絶縁膜
（２３）上に第２層目の電極層（１５）が形成されてい
る。また電源ライン（２４〉およびグランドライン（２
５〉は、前記分離領域（１８）上に設けられ、グランド
ライン（２５）はこの分離領域（１８）とオーミンクコ
ンタクトしており、基板電位の安定化をはかっている。

更に具体的には、第１図の如く第１の領域（３）にはＡ
−Ｊの１０個のマットを形成し、第２の領域（４）には
に−Ｔの１０個のマットを形成し、マットを約１００素
子集積できる実質的に同一スペースにし、各マット間は
区画ライン（５）で区分している。

斯上した２０個のマット内には第３図に示すＡＭ／ＦＭ
ステレオチューナー用１チップＩＣが形成される。第３
図はこの電子ブロック回路を説明するブロック図であり
、ＦＭフロントエンドブロック（２６）、ＦＭ−Ｉ　Ｆ
ブロック（２７）、ノイズキャンセラーブロック（２８
）、マルチプレックスデコーダーブロック（２９）、Ａ
Ｍチューナーブロック（３０）の計５つの電子回路ブロ
ックから構成されている。各回路ブロックは周知のもの
であるが、その機能を簡単に説明する。

先ずＦＭフロントエンドブロック（２６〉はＦＭ放送の
選局部分であり、数十ＭＨｚ〜数百ＭＨｚのＦＭ放送信
号を受信し、１０．７Ｍ）ｌｚの中間周波信号に周波数
変換するものであり、素子数としては約２５０個を有す
るのでに−Ｍのマットに集積されている。次にＦＭ−Ｉ
Ｆブロック（２７）は、この中間周波信号を増幅し、そ
の後検波しオーディオ信号を得るものであり、素子数と
しては約４３０個を有するのでＥ−Ｉのマットに集積さ
れている。続いてノイズキャンセラーブロック（２８）
は、イブニラ−１２＝ジョンノイズ等のパルスノイズを除去するもので、約２
７０個の素子を有するのでＮＮＰのマットに集積されて
いる。更にマルチプレックスデコーダーブロック（２９
）は、ステレオ信号をステレオ復調するブロックであり
、約３９０個の素子を有するためＱ−Ｔのマットに集積
されている。最後に、ＡＭチューナーブロック（３０）
は、ＡＭ放送の選局部分であり、アンテナ受信したＡＭ
放送信号を中間周波数（４５０ＫＨｚ＞に変換し、検波
してオーディオ出力を得るものであり、約３５０個の素
子を有するのでＡ−Ｄのマットで集積される。

更には第４図Ａ、第４図Ｂおよび第４図Ｃに、夫々ＡＭ
チューナーブロック（３０）、フロントエンドブロック
（２６）とＦＭ−ＩＦブロック（２７〉およびマルチプ
レックスデコーダーブロック（２９）を更にブロック化
した図を示す。

先ず第４図ＡのＡＭチューナーブロック（３０）内の局
部発振回路（ＯＳ　Ｃ）　（３１）がマツ）Ａに、混合
回路（Ｍ　Ｉ　Ｘ　）　（３２）がマットＢに、自動利
得制御回路（Ａ　Ｇ　Ｃ）　（３３）、高周波増幅回路
（ＲＦ）（３４）および中間周波増幅回路（Ｉ　Ｆ’　
）　（３５）がマットＣに、検波回路（ＤＥＴ）（３６
）がマットＤに実質的に集積され、第１図の如く電源バ
ッドＶＣＣＩよりたこ足状に４本延在された三点鎖線で
示す第３の電源ライン（３７）　、　（３８＞　、　（
３９）　、　（４０）を介し、Ａ〜Ｄのマットの第１の
電源ライン（４１）にＶ。０を供給している。またグラ
ンドバッドＧＮＤ　１はマットＭとマットＮの間に設け
られたたこ足状の３本の電極（４２〉を介して一端分割
領域（２）上の三点鎖線で示す第２のグランドライン（
４３）　、　（４４）　、　（４５）　。

（４６）に接続きれ、夫々の第２のグランドライン（４
３）　、　（４４）　、　（４５）　、　（４６）はＡ
−Ｄのマットの第１のグランドライン（４７）に接続さ
れている。

次に第４図Ｂの高周波増幅回路（４８）、混合回路（４
９）および局部発振回路（５０）で構成されるフロント
エンドブロック（２６〉は、数μＶと極めて小さいレベ
ルの信号を扱うため、他の回路ブロック特にＦＭ−Ｉ　
Ｆブロック（２７）からの干渉を嫌い、またこのブロッ
ク内にある局部発振回路（５０）がそれ自身発振し、不
要輻射を発生させる。そのため特にＦＭ−Ｉ　Ｆブロッ
ク（２７）と離間させ、ＯＳＣブロック（５０）が一番
干渉を嫌うため別の電源Ｖ。ｃｓ。

Ｖ、ｃ４．　ＧＮＤ３　、　ＧＮＤ４を用いている。

すなわちＦＭ−Ｉ　Ｆブロック（２７）と対角線状にあ
るに−Ｍのマットに集積され、一番コーナとなるマット
Ｋに局部発振回路（５ｏ）を集積し、その両側には別の
パッドＶＣＣ４およびＧＮＤ４を通して第１の電源ライ
ン（５１）およびゲランドラインク５２）が設けである
。また他のり、Ｍのマットは、ＶＣＣ８およびＧＮＤ３
を通して、夫々の第１の電源ラインおよびグランドライ
ン（ｓ３）　、　（５４）が設けである。

一方、中間周波増幅回路（５５）、検波回路（５６）お
よびＳメータ（５７）等で構成されるＦＭ−Ｉ　Ｆブロ
ック（２７）は、Ｅ−Ｉのマットに集積され、検波回路
（５６）がマットＩに、Ｓメータ（５７）等がマットＧ
に、更には中間周波増幅回路（５５）中のリミッタ回路
およびミュート回路等が、Ｅ、ＦとＧのマットニ実質的
に集積されている。

ここでは利得が８０〜１００ｄＢと極めて高いリミッタ
回路と信号レベルの大きい検波回路（５６）、＝１５前記リミッタ回路と信号レベルの大きいＳメータ（５７
〉は帰還による発振を生じ、検波回路（５６）とＳメー
タ（５７）は相互干渉による特性悪化が生じるため、マ
ットＥ、Ｆ、Ｇの第１の電源ライン（５８〉は、１本の
三点鎖線で示す第３の電源ライン（３９〉に、マットＨ
，Ｉの第１の電源ライン（５９）は、１木の第３の電源
ライン（３８）に接続されている。またマットＪはユー
ザからのオプション回路を集積されるものであり、この
第１の電源ライン（６ｏ）も１本の第３の電源ライン（
３７）に接続されている。

またＥ−Ｊのマットにある一点鎖線で示す第１のグラン
ドライン（６１）は、グランドパッドＧＮＤＩからたこ
足状に延在されて一端接続された第２のグランドライン
（４３）　、　（４４＞　、　（４５＞　、　（４６）
と、前述と同様に接続されている。

続いて、第４図Ｃのマルチプレックスデコーダーブロッ
ク（２９）の直流増幅回路（６２）、デコーダ回路（６
３）、ランプドライバー回路（６４）がマットＱとマッ
トＲに、また位相比較回路（６５）、ローパスフィルタ
回路（６６）、電圧制御発振器（６７）および分Ｇ− 周回路（６８〉等がマットＳとマットＴに実質的に集積
されている。また電源バッドｖｃｃｚよりたこ足状に３
本延在された電極（６９）　、　（７０）　、　（７１
）は、ＡＭチューナーブロック（３ｏ）とＦＭ−Ｉ　Ｆ
ブロック（２７）との間を通り、分割領域（２）上の第
２の電源ライン（７２＞　、　（７３）　、　（７４）
へ一端接続される。そして１木がマットＱとＲへ、１本
がマットＳとＴへ、更に１本がノイズキルンセラーブロ
ック（２８）となるＮＮＰのマットへ伸びている。

一方、グランドパッドＧＮＤ２はたこ足状に３本の第３
のグランドライン（７５）　、　（７６）　、　（７７
）に接続され、前述と同様に、Ｎ−Ｐのマット、Ｑ、Ｈ
のマット、Ｓ、Ｔのマットへ伸びている。

更にブロック間の相互干渉の防止を目的としてパッドＶ
ｃｃ＋　＊　Ｖｃｃ＊、バッドＧＮＤＩ　、　ＧＮＤ２
を夫々分は使用し、バッドＶ。ＣＩ　＋　ＶＣＣＩはリ
ードに接続され、バッドＧＮＤ’ｌ　、　ＧＮＤ２はリ
ードに接続されている。これは先ずパッドＶＣｅｌの変
動を直接バッドＶ。Ｃ！に伝えることを防止し、しかも
金属細線を２本用いることで、この金属細線のインピー
ダンスを低下させている。そのためリードに入ったパル
スノイズ等を、前記インピーダンスを介して増幅させず
、電圧変動を防止できる。

以上説明した如く、第１の電源ラインと第１のグランド
ラインで構成される区画ライン（５）によってＡ−Ｊ、
に−Ｔのマットが区分されている。またこの第１の電源
ラインと第１のグランドラインが実質的に櫛歯状に形成
されているため、マット間のスペースや周辺のスペース
を有効に活用でき、チップ（１）周辺のバッドＶ、ｃ１
．　ＧＮＤＩ　、　ＧＮＤ２を最短距離でつなぐことが
できる。

次にＦＭフロントエンド（２６）とＦＭ−Ｉ　Ｆブロッ
ク（２７）の干渉対策について述べる。従来では個別Ｉ
Ｃを夫々使っていたためセット基板上の問題であったが
、今回は１チツプ化のために更にこの干渉が問題となっ
たが次の対策により解決している。

先ず前述した如く、ＦＭフロントエンドブロック（２６
）は、数μＶと極めて小さいレベルの信号を扱うため、
他の回路ブロック特にＦＭ−ＩＦブロック（２７）から
の干渉を嫌い、またこのブロック内に構成される局部発
振回路（５０）がそれ自身発振し、不要輻射を発生させ
るため、他のブロックと離間したり別の電源を設けたり
する必要がある。

これ等の理由により、先ずＦＭフロントエンドブロック
（２６）とＦＭ−ＩＦブロック（２７）を対角線上に設
け、またこのブロックの中の局部発振回路（５０）をマ
ットＫに集積許せ離間させた。次にＡＭチューナーブロ
ック（３０）とＦＭ−Ｉ　Ｆブロック（２７）、ＦＭフ
ロントエンドブロック（２６）とノイズキャンセラーブ
ロック（２８〉との間、すなわちマットＤとマットＥ１
マットＭとマットＮの区画ライン幅を広く取ることでＦ
Ｍフロントエンドブロック（２６）を他のブロック特に
ＦＭ−Ｉ　Ｆブロック（２７）から遠ざけている。また
マットＤとマットＥおよびマットＭとマットＮとの間に
、電源パッド■。０．より第２の領域（２）へ延在され
る電極（６９）　。

（７０）　、　（７１）とグランドパッドＧＮＤＩより
第１の領域（３）へ延在される電極（４２）とを設け、
更に分割領域（２）上に第２の電源ライン（７２）　、
　（７３）　、　（７４）と第２のグランドライン（４
３）　、　（４４）　、　（４５）　、　（４６）を設
けている。従ってＦＭフロントエンドブロックク２６）
は、隣接するＦＭ−Ｉ　Ｆブロック（２７）、ＡＭチュ
ーナーブロック（３０）およびノイズキャンセラーブロ
ック（２８〉と分離され、特に電源ライン（６９）　、
　（７０）　、　（７１）は不要輻射を防止し、グラン
ドライン（４３＞　、　（４４＞　、　（４５）　、　
（４６＞の少なくとも１本は、分離領域（１８）とコン
タクトしているので基板電流を吸い出すことができ干渉
を防止している。

第５図は、前述の如＜ＦＭフロントエンドブロック（２
６）とＦＭ−ＩＦブロック（２７）の離間状態を具体的
に示した図である。−点鎖線の電極が１層目に形成され
る第１乃至第３の電源ラインおよび第１乃至第３のグラ
ンドラインであり、実線で示した電極が、２層目に形成
されるクロスオーバー用の電極である。

またこのＦＭフロントエンドブロック（２６）の中の局
部発振回路（５０）は、干渉を嫌うので、電源パッドＶ
。ｏ４とグランドパッドＧＮＤ４を別に設け、外の回路
は電源パッドＶ（ｏｓとグランドパッドＧＮＤ３で２〇
− 供給されている。

更にはＦＭ−ＩＦブロック（２７）は、ＦＭ信号のＡＭ
部を除去するためのリミッタ回路を有し、この回路はマ
ットＥとマツｌ−Ｆで集積されている。

このリミッタ回路に有るＭＯＳ型のコンデンサは夫々ア
イランド内に形成され、このアイランドが形成するＰＮ
接合によるコンデンサに依り基板へリークを生じ、この
リーク電流がＦＭフロントエンドへ流れ誤動作を起こす
。そのため第６図にハツチングで示したダミーアイラン
ド（７８）を設けている。このダミーアイランド（７８
）は、グランド電位で与えられる半導体基板（１６）と
接続したＰ”型の分離領域（１８）で囲まれたＮ型のエ
ピタキシヤル層（１７）より成るので、このＰＮ接合に
よる障壁が形成される。従ってリーク電流がＦＭフロン
トエンドブロックへ侵入するのを防止できる。更にはコ
ンデンサをマットＥに一括し、ＦＭフロントエンドブロ
ックが形成される領域側に対応するＦＭ−ＩＦブロック
の側辺、具体的には第６図のＸ印でハツチングしたマッ
トＥの左側辺と下辺に吸出し電極（４３）　、　（７９
）と分離領域のコンタクトを設け、集中的に吸い出して
いる。実際にはコンデンサをマットＥに集積しているの
で、吸出し電極（４３〉はマットＥの下辺までしか延在
妨れていない。

ただしコンデンサがマットＥ〜マットＪに分散している
時は、第１図のマットＥ〜マットＪの下辺に示す電極（
４３）のように形成し、この電極の下層に形成された分
離領域（１８〉と実質的に全面に渡りコンタクトをして
も良い。更にほこの吸出し電ｍ（７９）ハ、ＦＭ−Ｉ　
Ｆプｏ　ツ’）　（２７）、マルチプレックスデコーダ
ーブロック（２９〉およびノイズキャンセラーブロック
（２８）が形成きれる領域の外周辺に延在されて、これ
らから生じるリーク電流も吸い出している。同様にチッ
プ（１）の左半分の周辺にもグランドライン（８０）を
設けている。また配線の都合上第３の電源ライン（３７
）　、　（３８）　、　（３９）　、　＜４０）、分割
領域（２）上の第２の電源ライン（７２）　、　（７３
）　、　＜７４）および第２のグランドライン（４３）
　、　（４４）　、　（４５）　、　（４６）等は、黒
丸で示したスル−ポール（第５図のＸ印と対応する。）
を介して、点線で示す２層目の電極層（第５図の実線と
対応する。）を介してクロスオーバーしている。特にＡ
Ｍチューナーブロック（３０）は外のブロック回路と同
時に動作しないので、ＡＭチューナーブロック（３０）
とＦＭ−ＩＦブロック（２７）を１つのパッドＶｃｃ＋
を共用しており、このためクロスオーバーしている。ま
たグランドバッドＧＮＤ１も同様である。

次にマットＥの所を拡大した第７図Ａ、第７図Ｂを用い
て更に詳述する。このマットＥのコンデンサが形成され
る領域から生じるリーク電流を、マットＥの両側に形成
した一点鎖線で示すグランドツイン（８１）　、　（８
２）や、グランドライン（８１〉と櫛歯状に配置された
吸出し電極（８３〉で吸い出している。このマットＥの
部分拡大図を第７図Ａに示す。

一点鎖線で示した一番太い電極（８１）　、　（８２）
が、第１図のマットＥの両側に形成したグランドライン
（７９）　、　（４３）である。この２本のグランドラ
イン（８１）　、　（８２）の間にはＭＯＳ型のコンデ
ンサ（８４）が形成されており、点でハツチングした部
分がコン＝２３デンサの上層電極（８５〉に相当し、第１層目に形成さ
れている。またこの上層電極（８５）は、右側のＸ印で
示したコンタクトを介して第２層目の電極（８６〉とオ
ーミックコンタクトし、この電極（８６）は右側へ延在
されて、本電子回路ブロックに含まれる回路素子と接続
されている。また前記上層電極（８５〉の上下または左
右にＸ印で示したコンタクト（８７）は、第７図Ｂに示
す上層電極（８５）の下層に形成されたＰ型の拡散領域
（８８）とコンデンサの下層電極に該当する電極（８９
）とのコンタクト部分を示す。ここで前記電極（８９）
は以下下層電極と呼ぶ。

この下層電極（８９）は、前記上層電極（８５）と同様
に、コンタクト（９０）を介して２層目の電極（９１）
とコンタクトし、この２層目の電極（９１）は、右側へ
延在されて、本電子回路ブロックに含まれる回路素子と
接続諮れている。

最後に本発明の特徴点を一例してみる。例えばＡＭチュ
ーナーブロック（３０）が不要であれば、Ａ〜Ｄのマッ
トに、マルチプレックスデコーダーブロック（２９）と
なる４つのマットをそのまま集積化し、余ったマットＱ
とマットＲに例えばマットエとＪを集積化する。従って
Ｉ、Ｊ、Ｓ、Ｔ（７）マットが余分となるので、このマ
ットを削除すればマットの配置が四角形のチップ内に整
然と収納することができる。ここではマット内の１層目
の配線はそのまま使い、マット間の配線およびブロック
間の配線のみを考えれば良い。

またＦＭ−Ｉ　Ｆブロック（２７〉の一部改良の際は、
例えば改良部となるマットＦのみを取り出して改良すれ
ば良く、他のマットＥ、Ｇ、Ｈはそのままイ吏うことが
できる。またユーザのオプションとなる別のブロックを
追加する時は、全部のマットはそのまま使い、このブロ
ックに必要な数だけマットを追加すれば良いし、またこ
こではマットＪをこのオプション用マットとしている。

つまり同一寸法のマットをマトリックス状に形成しであ
るため、入替え、追加、および削除が非常に容易となる
。

（ト）発明の効果以上の説明からも明らかな如く、先ず第１に、ＦＭフロ
ントエンドブロックが形成される領域側であるＦＭ−Ｉ
　Ｆブロックの側辺に、半導体基板のリーク電流を吸い
取る吸出し電極（７９）　、　（４３）を設けることで
、前記ＦＭ−ＩＦブロックが形成される領域より生じる
リーク電流を吸い出すことが可能となる。従ってＦＭ−
Ｉ　ＦブロックとＦＭフロントエンドブロックを１チツ
プ化できる。

第２に、吸出し電極（７９）を直接グランドパッドＧＮ
Ｄ２に接続したり、吸出し電極（４３）をグランドライ
ン（４２）に接続すると、前記吸出し電極（７９）　、
　（４３）で吸い出したリーク電流はＧＮＤＩ　、　Ｇ
ＮＤ２を介して外部へ流すことが可能となる。

第３に、前記吸出し電極（７９）　、　（４３）を、こ
の電極の下層に設けられた分離領域と、実質的に全面に
渡りコンタクトすることで、リーク電流の吸出し口とな
る分離領域や吸出し電極（７９）　、　（４３）はＦＭ
−Ｉ　Ｆブロックの周囲を囲むことになる。

そのため、コンデンサがマットＥに集積されず、分散し
ていても有効に吸い出すことができる。

第４に、吸出し電極（７９）　、　（８０）を半導体チ
ップの周辺に延在し、分離領域を前記半導体チップ（１
）の周辺に設けることで、周辺に流れ出るリーク電流を
吸い出すことができる。

第５に、前記ＦＭ−Ｉ　Ｆブロックに含まれるコンデン
サを、このＦＭ−ＩＦブロックが形成される特定の領域
に集積し、この特定の領域に吸出し電極を設けることで
、リーク電流の発生源であるコンデンサの形成された領
域より集中的に吸い出すことができる。

第６に、区画ライン（５）で半導体チップ（１）上面を
実質的に同一サイズの多数のマットに分割し、複数の機
能の異なる電子回路ブロックを整数個のマットに収容す
ると、電子回路ブロック毎に並行して設計ができ、設計
期間を大幅に短縮できる。

また電子回路ブロックを一定の素子数で分割し、マット
毎の設計が行えるので、マット毎の並行設計もできる。

また削除、追加および修正等の回路変更も電子回路ブロ
ック毎またはブロック毎に設計できるので、ブロック毎
またはマット毎の変更＝２７− のみで足り、ＩＣ全体の設計変更が不要となる。

更にはマットを基本ブロックとしてセル化できるので、
一端設計を終了すれば、この後の回路変更の際、変更す
るマットのみの修正だけで、他のマットはそのまま使え
信頼性が非常に高くなる。

しかもこの設計が容易となるマット分割の半導体集積回
路に於いて、ＦＭフロントエンドブロックが形成される
領域に対応するＦＭ−Ｉ　Ｆブロックの側辺、ここでは
マットＥの左側辺とマットＥ〜マットＪの下辺に、吸出
し電極を設けることで、ＦＭフロントエンドブロックが
形成されるマットに〜マット間へ流れるリーク電流が吸
い出される。従ってこのマット分割におけるＩＣにおい
て、ＦＭ−ＩＦブロックとＦＭフロントエンドブロック
の１チツプ化が可能となる。

【図面の簡単な説明】第１図は本発明の半導体集積回路の実施例を示す上面図
、第２図Ａは本発明の半導体集積回路のマット領域を示
す上面図、第２図Ｂは第２図ＡにおけるＡ−Ａ’線の断
面図、第３図は本発明の半導体集積回路に組み込まれる
電子回路ブロック図、第４図ＡはＡＭチューナーブロッ
クを説明する図、第４図ＢはＦＭフロントエンドブロッ
クとＦＭ−Ｉ　Ｆブロックを説明する図、第４図Ｃはマ
ルチプレックスデコーダーブロックを説明する図、第５
図は第１図の電極パターン図、第６図は第１図のダミー
アイランドパターン図、第７図ＡはマットＥにコンデン
サを集積した時の上面図、第７図Ｂは第７図Ａにおける
Ａ−Ａ’線の断面図、第８図は従来の半導体集積回路の
上面図、第９図は第８図におけるブロックｂとブロック
Ｃの間の断面図である。（１〉・・・半導体チップ、　（２）・・・分割領域、
　（３）・・・第１の領域、　（４）・・・第２の領域
、　（５）・・・区画ライン、　（３７＞　、　（３８
）　、　（３９）　、　（４０）・・・第３の電源ライ
ン、　（４３）　、　（４４）　、　（４５）　、　（
４６）・・・第２のグランドライン、　　（７２）　、
　（７３）　、　（７４）・・・第２の電源ライン、　
（７５）　、　（７６）　、　（７７）・・・第３のグ
ランドライン。第４図Ａ第４図Ｃ

Claims

【特許請求の範囲】

（１）１つの半導体チップに、ＦＭフロントエンドブロ
ックとＦＭ−ＩＦブロックが形成される半導体集積回路
であって、このＦＭフロントエンドブロック側に対応す
るＦＭ−ＩＦブロックの側辺に、半導体基板のリーク電
流を吸い取る吸出し電極を設けることを特徴とした半導
体集積回路。
（２）前記吸出し電極は、グランドライン又はグランド
パッドと接続される請求項第１項記載の半導体集積回路
。
（３）前記吸出し電極は、この電極の下層に設けられた
分離領域と、実質的に全面に渡りコンタクトする請求項
第２項記載の半導体集積回路。
（４）前記吸出し電極は、半導体チップの周辺に延在さ
れる請求項第３項記載の半導体集積回路。
（５）前記ＦＭ−ＩＦブロックに含まれるコンデンサを
、このＦＭ−ＩＦブロック形成される領域の特定領域に
集積し、この特定領域の周囲に吸出し電極を設ける請求
項第３項記載の半導体集積回路。
（６）電源ラインとグランドラインを一組として隣接さ
せて延在した区画ラインを、複数本同一方向に配列して
、半導体チップを実質的に同一サイズの複数個の領域に
分割して形成したマットと、整数個の前記マット領域に
組み込まれる複数の機能の異なる電子回路ブロックより
構成された電子回路とを備え、前記電子回路を構成する
第１および第２の電子回路ブロックは、ＦＭフロントエ
ンドブロックおよびＦＭ−ＩＦブロックであり、この第
１の電子回路ブロック側に対応する第２の電子回路ブロ
ックの側辺に、半導体基板のリーク電流を吸い取る吸出
し電極を設けることを特徴とした半導体集積回路。
（７）前記吸出し電極は、グランドラインまたはグラン
ドパッドと接続される請求項第６項記載の半導体集積回
路。
（８）前記吸出し電極は、この電極の下層に設けられた
分離領域と、実質的に全面に渡りコンタクトする請求項
第７項記載の半導体集積回路。
（９）前記吸出し電極は、半導体チップの周辺に延在さ
れる請求項第８項記載の半導体集積回路。
（１０）前記ＦＭ−ＩＦブロックに含まれるコンデンサ
を、このＦＭ−ＩＦブロックを形成する特定のマットに
集積し、このマットの周囲に吸出し電極を設ける請求項
第８項記載の半導体集積回路。