JPH02237207A - デイジタルａｇｃ制御方式 - Google Patents
デイジタルａｇｃ制御方式Info
- Publication number
- JPH02237207A JPH02237207A JP5631789A JP5631789A JPH02237207A JP H02237207 A JPH02237207 A JP H02237207A JP 5631789 A JP5631789 A JP 5631789A JP 5631789 A JP5631789 A JP 5631789A JP H02237207 A JPH02237207 A JP H02237207A
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- JP
- Japan
- Prior art keywords
- value
- output signal
- output
- multiplier
- signal level
- Prior art date
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- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はディジタル信号処理装置に使用されるディジタ
ルＡＧＣ制御方式に関するものである。
ルＡＧＣ制御方式に関するものである。
［従来の技術］
従来のディジタルＡＧＣ制御回路のブロック構成図を第
３図に示し、その動作を説明する。
３図に示し、その動作を説明する。
第３図に示す如き従来のディジタルＡＧＣ制御回路は、
乗算器１０１により、入力信号と加算器１０３の出力値
を乗算し、出力信号としている。
乗算器１０１により、入力信号と加算器１０３の出力値
を乗算し、出力信号としている。
このとき同時に出力信号は、自乗器１０９と平均化器１
０８により、自乗平均を計算される。
０８により、自乗平均を計算される。
この自乗平均値を減算器１０７にて設定値から減し、設
定値との誤差を求める。この誤差は乗算器１０４に送ら
れ、誤差に所定の係数゛α″′を乗じこの値とレジスタ
１０２の値とを加算器１０３て加算し、乗算器１０１に
出力する。このようにして次の入力信号に対する利得を
制御し、減算器１０７の出力値である誤差が零になるよ
うに修正し、結果的に出力信号を一定レベルに保ってい
た。
定値との誤差を求める。この誤差は乗算器１０４に送ら
れ、誤差に所定の係数゛α″′を乗じこの値とレジスタ
１０２の値とを加算器１０３て加算し、乗算器１０１に
出力する。このようにして次の入力信号に対する利得を
制御し、減算器１０７の出力値である誤差が零になるよ
うに修正し、結果的に出力信号を一定レベルに保ってい
た。
［発明が解決しようとしている問題点］しかしながら上
記従来例のディジタルＡＧＣ制御回路では、入力信号レ
ベルと所望の出力信号レベルとの差が大きくなるにつれ
て出力信号をその所望のレベルに収束させるまでの時間
が長くなる。
記従来例のディジタルＡＧＣ制御回路では、入力信号レ
ベルと所望の出力信号レベルとの差が大きくなるにつれ
て出力信号をその所望のレベルに収束させるまでの時間
が長くなる。
この収束時間は、減算器１０７への係数“αの値を大き
くすればその値にほぼ反比例して短くすることができる
。
くすればその値にほぼ反比例して短くすることができる
。
しかし、ある程度以上゛α″゛の値を大きくすると、入
力信号レベルと所望の出力信号レベルの差が大きいとき
にはよいが、入力信号レベルと所望の出力信号レベルの
差が小さい時には今度は過制御となり、出力信号レベル
の変動が大きくなってしまったり、さらには出力信号が
発振してしまう場合もある。
力信号レベルと所望の出力信号レベルの差が大きいとき
にはよいが、入力信号レベルと所望の出力信号レベルの
差が小さい時には今度は過制御となり、出力信号レベル
の変動が大きくなってしまったり、さらには出力信号が
発振してしまう場合もある。
すなわち出力信号の収束時間をすべての入力信号におい
て一定時間以内におさえようとすると、入力信号レベル
のダイナミックレンジが制限されてしまうという欠点か
あった。
て一定時間以内におさえようとすると、入力信号レベル
のダイナミックレンジが制限されてしまうという欠点か
あった。
［課題を解決するための手段］
本発明は上述の課題を解決することを目的として成され
たもので、上述の課題を解決する一手段として以下の構
成を備える。
たもので、上述の課題を解決する一手段として以下の構
成を備える。
即ち、入力信号に対する利得を決めるための加算手段と
、該加算手段での利得を記憶する記憶手段と、該記憶手
段に記憶の利得と入力信号とを乗算する乗算手段と、該
乗算手段よりの出力信号の自乗平均を求めて所定の設定
値との誤差を計算して該誤差値を符号を保持したまま少
なくとも２乗し該誤差値が零と成るよう前記加算手段の
利得を修正する修正手段とをｆｌｉｆｉλる。
、該加算手段での利得を記憶する記憶手段と、該記憶手
段に記憶の利得と入力信号とを乗算する乗算手段と、該
乗算手段よりの出力信号の自乗平均を求めて所定の設定
値との誤差を計算して該誤差値を符号を保持したまま少
なくとも２乗し該誤差値が零と成るよう前記加算手段の
利得を修正する修正手段とをｆｌｉｆｉλる。
［作用］
以上の構成において、少なくとも１サンプル前の入力信
号に対する利得と、出力信号の自乗平均値と所望の設定
値との誤差値を符号を保持したまま少なくとも２乗した
値に更に所定定数を乗じた値とを加算し、現在の入力信
号に対する利得として誤差が零になるよう制御して出力
信号レベルを所望の一定値に保つことにより、入力信号
レベルの広い範囲で出力信号レベルの収束時間を短縮す
ることができる。
号に対する利得と、出力信号の自乗平均値と所望の設定
値との誤差値を符号を保持したまま少なくとも２乗した
値に更に所定定数を乗じた値とを加算し、現在の入力信
号に対する利得として誤差が零になるよう制御して出力
信号レベルを所望の一定値に保つことにより、入力信号
レベルの広い範囲で出力信号レベルの収束時間を短縮す
ることができる。
［実施例］
以下、図面を参照して本発明に係る一実施例を詳細に説
明する。
明する。
第１図は本発明に係る一実施例のデジタルＡＧＣ制御方
式を実現するブロック構成図である。
式を実現するブロック構成図である。
第１図において、第３図と同様構成には同一番号を付し
た。
た。
乗算器１０１の一方の入力には入力信号２００が入力さ
れ、乗算器１０１の他方の入力には加算器１０３よりの
出力が接続されている。乗算器１０１の出力がレベル制
御後の出力信号２１０として出力される。
れ、乗算器１０１の他方の入力には加算器１０３よりの
出力が接続されている。乗算器１０１の出力がレベル制
御後の出力信号２１０として出力される。
同時に、この出力信号２１０は自乗器１０９の入力に接
続されている。そしてこの自乗器１０９で自乗され、出
力は平均化器１０８の入力に接続されてここで平均化さ
れる。この平均化器１０８の出力は、出力信号２１０を
自乗平均化した値である。この平均化器１０８よりの出
力は減算器１０７の一方の人力に接続され、減算器１０
７の他方の人力には所定の設定値（出力信号２１０の出
力レベル特定値）が入力されている。このため、減算器
１０７よりは所定の設定値から出力信号の自乗平均を減
じた値、即ち、所望の出力信号レベルの設定値と、実際
の出力信号２１０の自乗平均値との誤差値が出力される
。
続されている。そしてこの自乗器１０９で自乗され、出
力は平均化器１０８の入力に接続されてここで平均化さ
れる。この平均化器１０８の出力は、出力信号２１０を
自乗平均化した値である。この平均化器１０８よりの出
力は減算器１０７の一方の人力に接続され、減算器１０
７の他方の人力には所定の設定値（出力信号２１０の出
力レベル特定値）が入力されている。このため、減算器
１０７よりは所定の設定値から出力信号の自乗平均を減
じた値、即ち、所望の出力信号レベルの設定値と、実際
の出力信号２１０の自乗平均値との誤差値が出力される
。
ここで、本実施例の特徴とするところは、第１図に破線
で囲む絶対値部１０６と乗算部１０５より成る補正部１
５０である。
で囲む絶対値部１０６と乗算部１０５より成る補正部１
５０である。
この補正部１５０において、減算器１０７の出力である
誤差値を乗算器１０５の一方の入力に接続されると共に
、絶対値部１０６の入力にも接続される。そして、絶対
値部１０６の出力は乗算器１０５の他方の入力に接続さ
れる。
誤差値を乗算器１０５の一方の入力に接続されると共に
、絶対値部１０６の入力にも接続される。そして、絶対
値部１０６の出力は乗算器１０５の他方の入力に接続さ
れる。
乗算器１０５の出力は乗算器１０４の一方の入力に接続
され、乗算器１０４の他方の入力には所定の定数゛′α
゜′が入力される。
され、乗算器１０４の他方の入力には所定の定数゛′α
゜′が入力される。
乗算器１０４の出力は加算器１０３の一方の入力に接続
され、加算器１０３の他方の入力にはレジスタ１０２の
出力が接続される。加算器１０３の出力はレジスタ１０
２の入力に接続され、さらに乗算器１０１の入力にも接
続されている。これにより、所望の設定値と出力信号の
自乗平均値との誤差値を零とするように加算器１０３の
出力が制御される。
され、加算器１０３の他方の入力にはレジスタ１０２の
出力が接続される。加算器１０３の出力はレジスタ１０
２の入力に接続され、さらに乗算器１０１の入力にも接
続されている。これにより、所望の設定値と出力信号の
自乗平均値との誤差値を零とするように加算器１０３の
出力が制御される。
以上の構成よりなる本実施例のデジタルＡＧＣ制御回路
の動作について以下に説明する。
の動作について以下に説明する。
減算器１０７の出力である、所望の設定値と出力信号の
自乗平均との誤差値を゛Ｄ″とし、乗算器１０５の出力
を゛Ｍ゛′とすれば、 Ｍ＝ＤＸ Ｄ と成る。
自乗平均との誤差値を゛Ｄ″とし、乗算器１０５の出力
を゛Ｍ゛′とすれば、 Ｍ＝ＤＸ Ｄ と成る。
即ち、“Ｍ″は誤差値” Ｄ ”の符号を保存したまま
自乗したことになる。
自乗したことになる。
乗算器１０５の出力“Ｍ゜゜は、乗算器１０４でα゛倍
されて、加算器１０３によりレジスタ１０２の出力すな
わち１サンプル前の利得と加算され、現在の入力信号に
対する利得として乗算器１０１に供給される。
されて、加算器１０３によりレジスタ１０２の出力すな
わち１サンプル前の利得と加算され、現在の入力信号に
対する利得として乗算器１０１に供給される。
このようにして出力信号レベルは一定となるよう制御さ
れるが、本実施例では誤差値を自乗するという非線形操
作を行うことにより、出力信号レベルと所望の設定値と
の差が大きい時、即ち、Ｄ＞１ の時には、上述した従来の方式よりも大きな利得の制御
量が得られる。
れるが、本実施例では誤差値を自乗するという非線形操
作を行うことにより、出力信号レベルと所望の設定値と
の差が大きい時、即ち、Ｄ＞１ の時には、上述した従来の方式よりも大きな利得の制御
量が得られる。
しかも、この制御量は゛Ｄ゜゜の自乗に比例するので、
人力信号レベルと所望の出力信号レベルとの差が大きい
時でも十分に早く出カ信号レベルが安定する。
人力信号レベルと所望の出力信号レベルとの差が大きい
時でも十分に早く出カ信号レベルが安定する。
また、出力信号２１０のレベルが安定してからの動作は
逆に、 Ｄ＜１ となるため、自乗した制御量は従来の方式よりも小さく
なり、出力信号レベルの変動を小さくすることができる
。
逆に、 Ｄ＜１ となるため、自乗した制御量は従来の方式よりも小さく
なり、出力信号レベルの変動を小さくすることができる
。
以上説明した様に本実施例によれば、出力信号の自乗平
均と所望の設定値との誤差値と、この誤差値の絶対値を
乗算するだめの乗算器を備えることにより、入力信号レ
ベルの広い範囲で出力信号レベルの収束時間を短縮する
ことができる。
均と所望の設定値との誤差値と、この誤差値の絶対値を
乗算するだめの乗算器を備えることにより、入力信号レ
ベルの広い範囲で出力信号レベルの収束時間を短縮する
ことができる。
［他の実施例］
以上の説明は出力信号の自乗平均と所望の設定値との誤
差値と、この誤差値の絶対値を乗算するだめの乗算器と
を備える構成について説明したが、本発明は以上の構成
に限定されるものではなく、誤差値の３乗を制御量とす
ることによっても同様の効果を得ることができる。
差値と、この誤差値の絶対値を乗算するだめの乗算器と
を備える構成について説明したが、本発明は以上の構成
に限定されるものではなく、誤差値の３乗を制御量とす
ることによっても同様の効果を得ることができる。
以下、誤差値の３乗を制御量とする場合を説明する。
第２図は第１図に示す補正部１５０に替え、破線内に示
す回路１６０を備える構成とし、誤差値の３乗を制御量
とすることにより、第１図と同様の効果を得るように構
成した場合のデジタルＡＧＣ制御方式を実現するブロッ
ク構成図である。
す回路１６０を備える構成とし、誤差値の３乗を制御量
とすることにより、第１図と同様の効果を得るように構
成した場合のデジタルＡＧＣ制御方式を実現するブロッ
ク構成図である。
この場合においても、減算器１０７の出力である、所望
の設定値と出力信号の自乗平均との誤差値を“Ｄ ”と
し、乗算器１０５の出力を” Ｍ ”乗算器１１０の出
力を“Ｎ′゛とすれば、Ｎ＝Ｄ２と成り、更にＭ＝ＮＸ
Ｄ＝Ｄ３と成る。
の設定値と出力信号の自乗平均との誤差値を“Ｄ ”と
し、乗算器１０５の出力を” Ｍ ”乗算器１１０の出
力を“Ｎ′゛とすれば、Ｎ＝Ｄ２と成り、更にＭ＝ＮＸ
Ｄ＝Ｄ３と成る。
乗算器１０５の出力゛′Ｍ′”は、乗算器１０４でα′
゜倍されて、加算器１０３によりレジスタ１０２の出力
すなわち１サンプル前の利得と加算され、現在の入力信
号に対する利得として乗算器１０１に供給される。
゜倍されて、加算器１０３によりレジスタ１０２の出力
すなわち１サンプル前の利得と加算され、現在の入力信
号に対する利得として乗算器１０１に供給される。
このようにして出力信号レベルは一定となるよう制御さ
れるが、本実施例では誤差値を３乗するという非線形操
作を行うことにより、上述の実施例と同様、出力信号レ
ベルと所望の設定値との差が大きい時、即ち、（Ｄ＞１
）の時には、上述した従来の方式よりも大きな利得の制
御量が得られ、人力信号レベルと所望の出力信号レベル
との差が大きい時でも十分に早く出力信号レベルが安定
する。
れるが、本実施例では誤差値を３乗するという非線形操
作を行うことにより、上述の実施例と同様、出力信号レ
ベルと所望の設定値との差が大きい時、即ち、（Ｄ＞１
）の時には、上述した従来の方式よりも大きな利得の制
御量が得られ、人力信号レベルと所望の出力信号レベル
との差が大きい時でも十分に早く出力信号レベルが安定
する。
また、出力信号２１０のレベルが安定してからの動作は
逆に、（Ｄ＜１）となるため、３乗じた制御量は従来の
方式よりも小さくなり、出力信号レベルの変動を小さく
することができる。
逆に、（Ｄ＜１）となるため、３乗じた制御量は従来の
方式よりも小さくなり、出力信号レベルの変動を小さく
することができる。
以上説明した様に本実施例によれば、出力信号の自乗平
均と所望の設定値との誤差値と、この誤差値を３乗する
乗算器を備えることにより、入力信号レベルの広い範囲
で出力信号レベルの収束時間を短縮することができる。
均と所望の設定値との誤差値と、この誤差値を３乗する
乗算器を備えることにより、入力信号レベルの広い範囲
で出力信号レベルの収束時間を短縮することができる。
［発明の効果］
以上説明したように本発明によれば、入力信号レベルの
より広い範囲にわたり、入力信号が入力されてから出力
信号レベル゛が安定するまでの時間を短縮し、さらに出
力信号レベルが安定してからのレベル変動もより少なく
保つことができるという優れた効果がある。
より広い範囲にわたり、入力信号が入力されてから出力
信号レベル゛が安定するまでの時間を短縮し、さらに出
力信号レベルが安定してからのレベル変動もより少なく
保つことができるという優れた効果がある。
第１図は本発明に係る一実施例のデジタルＡＧ−第１図
は本発明に係る一実施例のデジタルＡＧＣ制御方式を実
現するブロック構成図、第２図は本発明に係る他の実施
例ＡＧＣ制御方式を実現するブロック構成図、 第３図は従来のＡＧＣ制御回路のブロック構成図である
。 図中、１０１，１０４，１０５，１１０・・・乗算器、
ｌ○２・・・利得保存のためのレジスタ、１０３・・・
加算器、１０４・・・乗算器、１０６・・・絶対値部、
１０７・・・減算器、１０８・・・平均化器、１０９・
・・自乗器、１５０・・・補正部、１６０・・・３乗部
である。 特許出願人 キヤノン株式会社
は本発明に係る一実施例のデジタルＡＧＣ制御方式を実
現するブロック構成図、第２図は本発明に係る他の実施
例ＡＧＣ制御方式を実現するブロック構成図、 第３図は従来のＡＧＣ制御回路のブロック構成図である
。 図中、１０１，１０４，１０５，１１０・・・乗算器、
ｌ○２・・・利得保存のためのレジスタ、１０３・・・
加算器、１０４・・・乗算器、１０６・・・絶対値部、
１０７・・・減算器、１０８・・・平均化器、１０９・
・・自乗器、１５０・・・補正部、１６０・・・３乗部
である。 特許出願人 キヤノン株式会社
Claims (2)
- （１）ディジタル信号処理装置に使用されるディジタル
ＡＧＣ制御方式であつて、 少なくとも１サンプル前の入力信号に対する利得と、出
力信号の自乗平均値と所望の設定値との誤差値を符号を
保持したまま少なくとも２乗した値に更に所定定数を乗
じた値とを加算し、現在の入力信号に対する利得として
誤差が零になるよう制御して出力信号レベルを所望の一
定値に保つことを特徴とするデジタルＡＧＣ制御方式。 - （２）ディジタル信号処理装置に使用されるディジタル
ＡＧＣ制御方式であつて、 少なくとも１サンプル前の入力信号に対する利得と、出
力信号の自乗平均を求めて所定の設定値との誤差を計算
して該誤差値とこの誤差値の絶対値を乗算し更に所定定
数を乗じた値とを加算し、該誤差値が零と成るよう制御
して出力信号レベルを所望の一定値に保つことを特徴と
するデジタルＡＧＣ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5631789A JPH02237207A (ja) | 1989-03-10 | 1989-03-10 | デイジタルａｇｃ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5631789A JPH02237207A (ja) | 1989-03-10 | 1989-03-10 | デイジタルａｇｃ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237207A true JPH02237207A (ja) | 1990-09-19 |
Family
ID=13023781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5631789A Pending JPH02237207A (ja) | 1989-03-10 | 1989-03-10 | デイジタルａｇｃ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160653A (ja) * | 1991-12-09 | 1993-06-25 | Yamaha Corp | 自動利得制御装置 |
| JPH1049609A (ja) * | 1996-07-31 | 1998-02-20 | Matsushita Electric Ind Co Ltd | Ｎ乗平均装置とそれを用いる振幅圧縮伸張装置 |
-
1989
- 1989-03-10 JP JP5631789A patent/JPH02237207A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160653A (ja) * | 1991-12-09 | 1993-06-25 | Yamaha Corp | 自動利得制御装置 |
| JPH1049609A (ja) * | 1996-07-31 | 1998-02-20 | Matsushita Electric Ind Co Ltd | Ｎ乗平均装置とそれを用いる振幅圧縮伸張装置 |
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