JPH02297222A - 中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムの主構成要素である中央処理装
置の改善に関する。

〔従来の技術〕

通常計算機システムは、第２図に示すように、主に計算
機システムとしての演算機能と各種装置の制御機能とを
実行する中央処理装置１と、計算機システムに対するプ
ログラムとデータとを記憶する主記憶装置２と、計算機
システム外部に対するデータの入出力を司る入出内装Ｗ
３とから構成される。

この種の中央処理装置ｌは第３図に示すように、中央処
理装置として実際の算術演算、論理演算等を実行する演
算論理回路４と、中央処理装置に対するプログラムを解
読・する命令デコード回路５と、命令デコード回路５に
よる命令の解読に基づいて各種タイミング及び各種回路
の制御を実行するタイミング・制御回路６と、主記憶装
置内に記憶されるプログラムの順次アクセス・動作を管
理するプログラムカウンタ７と、中央処理装置内での処
理結果の記憶領域としての汎用レジスタ群８とから構成
される。

そして、演算論理回路４．命令デコード回路５゜汎用レ
ジスタ群８は、それぞれ中央処理装置の内部データバス
ＤＢへ接続され、その内部データバスは、図示しないデ
ータバスバッファを通して第２図に示した外部データバ
スＯＤＢへ接続される。

プログラムカウンタ７と汎用レジスタ群８は、それぞれ
中央処理装置の内部アドレスバスＡＢへ接続され、その
内部アドレスバスは図示しないアドレスバスバッファを
通して第２図に示した外部アドレスバスＯＡＢへ接続さ
れる。また、タイミング・制御回路６は命令デコード回
路５から出力される命令デコード信号ＳＤに基づいて、
各種タイミング・制御信号を発生し、内部コントロール
バスＣＤと図示しないコントロールバスバッファを通し
て第２図に示した外部コントロールバスＯＣＤへ接続さ
れる。

次にこのように構成された中央処理装置の実際の動作に
ついて説明する。プログラムカウンタ７の出力がアドレ
スバスＡＢ及びＯＡＢを通して主記憶装置２へ供給され
るとともに、タイミング・制御回路６からプログラム読
み出し制御信号がコントロールバスＣＢ及びＯＣＢを通
して主記憶装置２へ供給される。このアドレス情報と読
み出し制御に従って　主記憶装置２から対応する命令が
読み出され、命令デコード回路５へ入力される。

この命令は、命令デコード回路５において解読され、そ
の命令に対応した動作が決定され、その情報が命令デコ
ード信号Ｓ、としてタイミング・制御回路６へ入力され
る。タイミング・制御回路６は、命令デコード信号Ｓ。

に従って各種回路の実際の動作を制御する。例えば、主
記憶装置２からのデータ読み出し動作が必要となった場
合には、主記憶装置２に対してそのデータに対するアド
レス情報とデータ読み出し制御信号を供給し、主記憶装
置２から必要とするデータを中央処理装置１へ読み込む
。また、演算処理が必要となった場合には、演算論理回
路４に対してその演算処理に必要なデータをセットする
とともに、要求される処理及び処理のタイミングを制御
する。

なお、このように、一つの命令に対する中央処理装置１
の動作の周期を一般的にマシンサイクルと称する。

以−トのように、マシンサイクルの動作をプログラムに
したがって順次実行することによって、中央処理装置１
は、主記憶装置２に記憶されている要求されるプログラ
ム動作を実行することになる。

〔発明が解決しようとする課題］ しかし、従来の中央処理装置では、プログラムの実行順
序を制御するプログラムカウンタが一つしか設けられて
いなかったために、中央処理装置が任意の瞬間において
実行が可能なプログラムは一つしか許されてはいなかっ
た。そのため、従来の中央処理装置を利用して、多重プ
ログラミングを実行しようとした場合、各プログラム単
位で中央処理装置を専有させ、その専有状態を適当な周
！ｉ！Ｉあるいは瞬間に各プログラム間で切り替えるこ
とによって、多重プログラミングを実現する必要があっ
た。そのために、その専有状態の切り替えを実行するた
めの切り替え専用の特別なプログラムを必要とし、その
切り替えにかなりの時間ががかってしまうという大きな
問題があった。

本発明は複数のプログラムを同時に並列処理することを
可能とし、プログラムの切り替えに要する時間を短縮し
、かつ処理の高速化を可能にした中央処理装置を提供す
ることを目的とする。

〔課題を解決するための手段〕 本発明の中央処理装置は、演算論理回路、命令デコード
回路、タイミング・制御回路、第１のプログラムカウン
タ、及び第１の汎用レジスタ群を備える中央処理装置に
、更に第１のプログラムカウンタとは独立した１個以上
の第２のプログラムカウンタと、この第２のプログラム
カウンタ個数分の第２の汎用レジス・り群と、第１のプ
ログラムカウンタと第２のプログラムカウンタの各出力
がそれぞれ周期的にかつ交互に内部アドレスバスに供給
される手段を設けている。

〔作用〕

この構成では、第１及び第２のプログラムカウンタ及び
汎用レジスタ群をそれぞれ独立して動作させることで、
１つの中央処理装置で複数のプログラムを同時に並列処
理することができ、中央処理装置の有効利用及びこれに
伴う中央処理装置上での高速な多重プログラミングを実
現する。

Ｃ実施例〕 次に、本発明を図面を参照して説明する。

第１図は本発明による中央処理装置の一実施例の概略ブ
ロック構成図であり、第２図に示した中央処理装置ｌ、
主記憶装置２．入出力装置３で構成される計算機システ
ムにおける中央処理装置１の内部構成を示している。

第１図において、ここでは中央処理装置として実際の算
術演算、論理演算等を実行する演算論理回路４と、中央
処理装置に対するプログラムを解読する命令デコード回
路５と、命令デコード回路２による命令の解読に基づい
て各種タイミング及び各種回路の制御を実行するタイミ
ング・制御回路６と、主記憶装置内に記憶されるプログ
ラムの順次アクセス・動作を管理するプログラムカウン
タ（第１のプログラムカウンタ）７と、複数個の第２の
プログラムカウンタ７Ａと、中央処理装置内での処理結
果の記憶領域として前記第１のプログラムカウンタ７に
対応した汎用レジスタ群（第１の汎用レジスタ群）８と
、前記第２のプログラムカウンタ７Ａに対応した第２の
汎用レジスタ群８Ａとから構成される。

演算論理回路４．命令デコード回路５．第１及び第２の
汎用レジスタ群８．８Ａは、それぞれ中央処理装置の内
部データバスＤＢへ接続され、この内部データバスは、
図示しないデータバスバッファを通して第２図の外部デ
ータバスＯＤＢへ接続される。第１及び第２のプログラ
ムカウンタ７゜７Ａ、第１及び第２の汎用レジスタ８．
８Ａはそれぞれ中央処理装置の内部アドレスバスＡＢへ
接続され、この内部アドレスバスは、図示しないアドレ
スバスバッファを通して第２図の外部アドレスバスＯＡ
Ｂへ接続される。また、タイミング・制御回路６は、命
令デコード回路５から出力される命令デコード信号ＳＤ
に基づいて、各種タイミング・制御信号を発生し、内部
コントロールバスＣＢと図示しないコントロールバスバ
ッファを通して第２図の外部コントロールバスＯＣＢへ
接続される。

次に、本実施例の中央処理装置の動作について説明する
。

第一のプログラムカウンタ７の出力のみが定常的に内部
アドレスバスＡＢに供給される場合の動作は、第３図の
従来の中央処理装置における動作と同様なので、ここで
は説明を省略する。この場合、第２のプログラムカウン
タ７Ａの出力は内部アドレスバスＡＢへは供給されない
ことになる。

次に、第１のプログラムカウンタ７と第２のプログラム
カウンタ７Ａの両方の出力がそれぞれ交互に内部アドレ
スバスＡＢへ供給される場合に、第１及び第２のプログ
ラムカウンタ７．７Ａのそれぞれの出力の内部アドレス
バスＡＢへの供給をマシンサイクル周期（一つの命令に
対する中央処理装置の動作周期）で切り替えるものとす
る。

先ず、任意のマシンサイクルにおいて、第１のプログラ
ムカランタフの出力が内部アドレスバスＡＢを通して主
記憶装置２へ供給されるとともに、タイミング・制御回
路６からプログラム読み出し制御信号が内部コントロー
ルバスＣＢを通して主記憶装置２へ供給される。これら
のアドレス情報と読み出し制御に従って、主記憶装置２
から対応する命令が読み出され、命令デコード回路５へ
入力される。その命令が命令デコード回路５において解
読され、その命令に対応した動作が決定され、その情報
が命令デコード信号ＳＤとしてタイミング・制御回路６
へ入力される。タイミング・制御回路６は、命令デコー
ド信号ＳＤに従って、各種回路の実際の動作を制御する
。タイミング・制御回路６の制御に従って、第１のプロ
グラムカウンタ７によって指定され・た命令に対する動
作が中央処理装置として実行される。

次のマシンサイクルにおいては、第２のプログラムカウ
ンタ７への出力が内部アドレスバスＡＢを通して主記憶
装置２へ供給されるとともに、タイミング・制御回路６
からプログラム読み出し制御信号が内部コントロールハ
スＣＢを通して主記憶装置２へ供給される。

これらのアドレス情報と読み出し制御に従って、主記憶
装置２から対応する命令が読み出され、命令デコード回
路５へ入力される。その命令が命令デコード回路５にお
いて解読され、その命令に対応した動作が決定され、そ
の情報が命令デコード信号Ｓ。としてタイミング・制御
回路６へ入力される。タイミング・制御回路６は、命令
デコード信号ＳＤに従って、各種回路の実際の動作を制
御する。タイミング・制御回路６の制御に従って、第２
のプログラムカウンタ７Ａによって指定された命令に対
する動作が中央処理装置として実行される。

ここで、第１及び第２のプログラムカウンタ７゜７Ａの
動作は、互いに独立であり、それぞれのプログラムカウ
ンタの指定するプログラム領域は互いに独立である。し
たがって、上述のマシンサイクル周期の動作がプログラ
ムカウンタ毎に交互に実行されることによって、１つの
中央処理装置上で、２つのプログラムが同時に並列処理
されることになる。

なお、第１図に示した実施例では、第１のプログラムカ
ウンタ７に加えて１個の第２のプログラムカウンタ７Ａ
と、これに対応する１個の第２の汎用レジスフ群８Ａを
設けた場合について説明したが、第２のプログラムカウ
ンタ及び第２の汎用レジスタ群はそれぞれ複数個であっ
てもよい。

〔発明の効果］ 以上説明したように本発明は、第１のプログラムカウン
タとは独立した１個以上の第２のプログラムカウンタ及
び第２の汎用レジスタ群を備えているので、１つの中央
処理装置上で複数のプログラムを同時に並列処理するこ
とが可能となる。これにより、中央処理装置の有効利用
及びこれに伴う中央処理装置上での高速な多重プログラ
ミングを実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例における中央処理装置の概略
ブロック構成図、第２図は従来の計算機システムの概略
ブロック構成図、第３図は従来の中央処理装置の概略ブ
ロック図である。 １・・・中央処理装置、２・・・主記憶装置、３・・・
入出力装置、４・・・演算論理回路、５・・・命令デコ
ード回路、６・・・タイミング制御回路、７・・・第１
のプログラムカウンタ、７Ａ・・・第２のプログラムカ
ウンタ、８・・・第１の汎用レジスタ群、８Ａ・・・第
２の汎用レジスタ群、ＡＢ・・・内部アドレスバス、Ｄ
Ｂ・・・内部データバス、ＣＢ・・・内部コントロール
バス、ＳＤ・・・命令デコード信号、ＯＡＢ・・・外部
アドレスバス、ＯＤＢ・・・外部データバス、ＯＣＢ・
・・外部コントロールバス。

Claims (1)

【特許請求の範囲】
1. １、プログラムとデータとを記憶する主記憶装置、及び
   データの入出力を司る入出力装置と共に計算機システム
   を構成しており、演算論理回路と、複数個の汎用レジス
   タを有する第１の汎用レジスタ群と、第１のプログラム
   カウンタと、命令デコード回路と、タイミング・制御回
   路とから構成され、それぞれの回路間を内部データバス
   及び内部アドレスバスとによって接続し、前記プログラ
   ムカウンタの出力を内部アドレスバスを通して前記主記
   憶装置へ供給することにより該主記憶装置内に記憶され
   るプログラムを順次読み出して処理を実行する中央処理
   装置において、前記第１のプログラムカウンタとは独立
   した１個以上の第２のプログラムカウンタと、この第２
   のプログラムカウンタ個数分の第２の汎用レジスタ群と
   、前記第１のプログラムカウンタと第２のプログラムカ
   ウンタの各出力がそれぞれ周期的にかつ交互に内部アド
   レスバスに供給される手段とを備えたことを特徴とする
   中央処理装置。