JPH0254962A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0254962A JPH0254962A JP20698188A JP20698188A JPH0254962A JP H0254962 A JPH0254962 A JP H0254962A JP 20698188 A JP20698188 A JP 20698188A JP 20698188 A JP20698188 A JP 20698188A JP H0254962 A JPH0254962 A JP H0254962A
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Landscapes
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置及びその製造方法に関する。特に、
ＳＯ工溝構造持つ高速ＬＳＩの高信頼性化及び液晶テレ
ビに用いる薄膜トランジスタの高速、高信頼性化に有効
である。
ＳＯ工溝構造持つ高速ＬＳＩの高信頼性化及び液晶テレ
ビに用いる薄膜トランジスタの高速、高信頼性化に有効
である。
［従来の技ＷＩ］
従来、ＳＯ工半導体装置は、３１基板上には、Ｓｉｎ、
膜が形成され、５ｉ０２膜上に単結晶Ｓｉ％Ｊ膜が形成
されていた。こ、の半導体装置は２枚の熱酸化されたＳ
ｉ基板をはり合わせた後、−方の基板を研磨することに
より製作されていたため、接着部の５ＩＯ１／Ｓｉ０□
界面の接着強度が弱く、該Ｓｉ研磨工程や、該Ｓｉ薄膜
にデバイスを作成する工程で、該接着部Ｓ ｉ Ｏｚ
／ Ｓ １０を界面がはがれるという不具合が多発した
。また、薄膜トランジ゛スタ（ＴＩＦＴ）は、石英また
はガラス基板上に、多結晶またはアモルファスＳｉ層を
形成して、デバイスを作成したためデバイスの高速化が
困難であった。
膜が形成され、５ｉ０２膜上に単結晶Ｓｉ％Ｊ膜が形成
されていた。こ、の半導体装置は２枚の熱酸化されたＳ
ｉ基板をはり合わせた後、−方の基板を研磨することに
より製作されていたため、接着部の５ＩＯ１／Ｓｉ０□
界面の接着強度が弱く、該Ｓｉ研磨工程や、該Ｓｉ薄膜
にデバイスを作成する工程で、該接着部Ｓ ｉ Ｏｚ
／ Ｓ １０を界面がはがれるという不具合が多発した
。また、薄膜トランジ゛スタ（ＴＩＦＴ）は、石英また
はガラス基板上に、多結晶またはアモルファスＳｉ層を
形成して、デバイスを作成したためデバイスの高速化が
困難であった。
［発明が解決しようとする課Ｎ］
本発明は、かかる従来の不具合を回避し、Ｓｉ薄膜のは
がれが生じない、密着性の優れた高信頼性なかつ高速動
作可能な半導体装置とその製造方法を提供することを目
的とする。
がれが生じない、密着性の優れた高信頼性なかつ高速動
作可能な半導体装置とその製造方法を提供することを目
的とする。
［課題を解決するための手段］
本発明は、該単結晶Ｓｉ薄膜と該Ｓｉ０．基板間には、
Ｔａ、Ｖ、Ｔｉ、ＺｒｔＨｆなどのＶＡまたはＩＶＡ金
属の酸化膜が形成されることを特徴とし、該金属酸化膜
は、２枚のはり合わせるＳｉ基板の熱酸化膜とＳｉＯ□
基板を還元する反応によって得られるため、該金属酸化
膜とＳｉＯ□基板、Ｓｉ薄膜または５１０２膜とは非常
に優れた密着強度を持つ。このため、該Ｓｉ薄膜が該Ｓ
ｉ０□基板からはがれるという不具合が生じない。
Ｔａ、Ｖ、Ｔｉ、ＺｒｔＨｆなどのＶＡまたはＩＶＡ金
属の酸化膜が形成されることを特徴とし、該金属酸化膜
は、２枚のはり合わせるＳｉ基板の熱酸化膜とＳｉＯ□
基板を還元する反応によって得られるため、該金属酸化
膜とＳｉＯ□基板、Ｓｉ薄膜または５１０２膜とは非常
に優れた密着強度を持つ。このため、該Ｓｉ薄膜が該Ｓ
ｉ０□基板からはがれるという不具合が生じない。
［実施例］
以下実施例を用いて説明する。第１〜３図は、本発明に
よる半導体装置及びその製造工程断面図である。石英ま
たはガラスの３１０２基板１上には、Ｔｉ層２を形成し
、Ｓｉ基板６上には熱酸化膜５１０２層４を形成後（第
１図）、該’ｒＢ傷２と該Ｓｉｎ、層４を接触させ、熱
処理により、該Ｓｉｎ、基板１と該Ｓｉｎ、層４とを還
元し、７１０２層５を形成する（第２図）。この時、完
全にＴ１を酸化させる必要はな（，５で示す層にはＴｌ
Ｏ２にサンドイッチされたＴ１が残っても良い。また該
ＴｉＯ□層５上には、５１０２膜４′が残っても良い。
よる半導体装置及びその製造工程断面図である。石英ま
たはガラスの３１０２基板１上には、Ｔｉ層２を形成し
、Ｓｉ基板６上には熱酸化膜５１０２層４を形成後（第
１図）、該’ｒＢ傷２と該Ｓｉｎ、層４を接触させ、熱
処理により、該Ｓｉｎ、基板１と該Ｓｉｎ、層４とを還
元し、７１０２層５を形成する（第２図）。この時、完
全にＴ１を酸化させる必要はな（，５で示す層にはＴｌ
Ｏ２にサンドイッチされたＴ１が残っても良い。また該
ＴｉＯ□層５上には、５１０２膜４′が残っても良い。
Ｔ１の膜厚と熱処理条件によりＳｉＯ□膜４′の膜厚は
コントロールできる。
コントロールできる。
また７１０２層５とＳｉｎ、膜４′の間には、Ｓｉ０．
の還元により生じる、ＴｉＳｉ□またはＳｉ層が存在し
ても良い。もしｓ ｉ ｏ２膜４が全部還元される時は
、ｓｉｏ、中の残りのＳｌは該Ｓｉ基板上に固相成長し
単結晶化する。第３図においては、該Ｓｉ基板３を研磨
することにより単結晶Ｓｉ薄膜層５′を得る。この後、
通常工程により、薄ＭＳＩ層３′に、ＴＩＦＴやデバイ
スを作成することにより、ＳＯ工溝構造持つ高速半導体
装置を得る。実施例ではＴ１を用いたが、Ｔａ。
の還元により生じる、ＴｉＳｉ□またはＳｉ層が存在し
ても良い。もしｓ ｉ ｏ２膜４が全部還元される時は
、ｓｉｏ、中の残りのＳｌは該Ｓｉ基板上に固相成長し
単結晶化する。第３図においては、該Ｓｉ基板３を研磨
することにより単結晶Ｓｉ薄膜層５′を得る。この後、
通常工程により、薄ＭＳＩ層３′に、ＴＩＦＴやデバイ
スを作成することにより、ＳＯ工溝構造持つ高速半導体
装置を得る。実施例ではＴ１を用いたが、Ｔａ。
Ｖ、Ｚｒ、Ｈｆでも同様な効果を得ることができる。
第１図、第２図及び第３図は本発明による半導体装置の
製造工程断面図。 １・・・・・・・・・Ｓｉ０．基板 ２・・・・・・・・・Ｔ１膜 ６・・・・・・・・・Ｓｉ基板 ４・・・・・・・・・ＳｉＯ□膜 ５・・・・・・・・・ＴｌＯ２ ４′・・・・・・Ｓｉ０．膜 以上 ［発明の効果コ 本発明によれば、該Ｓｉ０２基板１と単結晶薄膜３′と
の接着は、Ｓｉｎ、膜の還元反応により行なわれるため
、密着性に優れ、デバイス作成時に膜はがれが生じない
。従って、高信頼性な半導体装置及びその製造方法が可
能になる。
製造工程断面図。 １・・・・・・・・・Ｓｉ０．基板 ２・・・・・・・・・Ｔ１膜 ６・・・・・・・・・Ｓｉ基板 ４・・・・・・・・・ＳｉＯ□膜 ５・・・・・・・・・ＴｌＯ２ ４′・・・・・・Ｓｉ０．膜 以上 ［発明の効果コ 本発明によれば、該Ｓｉ０２基板１と単結晶薄膜３′と
の接着は、Ｓｉｎ、膜の還元反応により行なわれるため
、密着性に優れ、デバイス作成時に膜はがれが生じない
。従って、高信頼性な半導体装置及びその製造方法が可
能になる。
Claims (3)
- （１）絶縁膜上に単結晶Ｓｉ薄膜を形成し、該単結晶Ｓ
ｉ薄膜にはデバイスを形成する、いわゆるＳＯＩ半導体
装置において、石英またはガラス基板上には、IVＡまた
はＶＡ金属酸化膜が形成され、該金属酸化膜上には、単
結晶Ｓｉ薄膜が形成されてなることを特徴とする半導体
装置。 - （２）石英またはガラス基板上には、IVＡまたはＶＡ金
属酸化膜及びＳｉＯ＿２膜が形成され、該上層ＳｉＯ＿
２膜上には、単結晶Ｓｉ薄膜が形成されてなることを特
徴とする半導体装置。 - （３）石英またはガラスからなるＳｉＯ＿２基板 I と
Ｓｉ基板IIを用い、Ｓｉ基板IIには熱酸化膜が形成され
、該ＳｉＯ＿２基板 I 上にはIVＡまたはＶＡ金属を蓄
積後、ＳｉＯ＿２基板 I の該金属面とＳｉ基板IIのＳ
ｉＯ＿２面とを接触させた後、熱処理により、ＳｉＯ＿
２基板 I 及びＳｉ基板IIのＳｉＯ＿２膜を還元し、該
金属の酸化物を形成後、該Ｓｉ基板IIを研磨することに
より、該ＳｉＯ＿２基板上に形成された絶縁層上には、
単結晶Ｓｉ薄膜が形成されることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20698188A JPH0254962A (ja) | 1988-08-19 | 1988-08-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20698188A JPH0254962A (ja) | 1988-08-19 | 1988-08-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254962A true JPH0254962A (ja) | 1990-02-23 |
Family
ID=16532200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20698188A Pending JPH0254962A (ja) | 1988-08-19 | 1988-08-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286252B1 (ko) * | 1997-09-11 | 2001-04-16 | 박호군 | 반도체기판의정전열접합방법 |
| EP1225625A1 (en) * | 2001-01-18 | 2002-07-24 | Comtecs Co., Ltd | A method of manufacturing an SOI (Silicon On Insulator) wafer |
-
1988
- 1988-08-19 JP JP20698188A patent/JPH0254962A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100286252B1 (ko) * | 1997-09-11 | 2001-04-16 | 박호군 | 반도체기판의정전열접합방법 |
| EP1225625A1 (en) * | 2001-01-18 | 2002-07-24 | Comtecs Co., Ltd | A method of manufacturing an SOI (Silicon On Insulator) wafer |
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