JPH025570A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯＳＬＳＩのレイアウトに関し、特に電
源間の静電保護用トランジスタのレイアウトに関する。

〔従来の技術〕

従来、この種のレイアウトは、第２図に示すにうに■□
ライン１０１とｖｓｓライン１０２の間に静電保護用ト
ランジスタ１０３を配置するためにＶＤＤライン、ＶＳ
Ｓラインを引き込みその部分にトランジスタを置いてい
た。

静電保護用トランジスタは大きなゲート長を必要とする
ため、（数百μｍ以上）１／イアウド」二大ぎな部分を
占めている。

〔発明が解決しようとする課題］ 上述した従来の電源間の静電保護用トランジスタのレイ
アウトは、大きなゲート長（数百μｍ以上）をとるため
に大きなスペースを必要としているので、チップサイズ
の縮小を妨げるという欠点がある。

〔課題を解決するための手段〕

本発明の静電保護用トランジスタのレイアウトは、チッ
プ内電源を供給するために配線されているＶ、ラインと
、同じく電源を供給するために配線されているＶｓ８ラ
インと前記ｖＤｌ）ラインとｖ３゜ラインが並行して配
線されている部分に静電保護用トランジスタを有してい
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の上面図である。

ＶＤＤライン１は、Ａｕ配線であり、ＬＳＩ各部に電源
を供給している。■おライン２は、Ａｎ配線であり、前
記ＶＤＤライン１と共にＬＳＩ各部に電源を供給してい
る。静電保護用トランジスタ３は前記ｖＩ）Ｄライン１
とＶＳＳライン２がレイアウト上並行に配線されている
部分に配置されており、面積の大部分をＶＤｔ＋ライン
１とｖｌｌｓライン２と共有するため、チップサイズの
縮小に大きく貢献する。

〔発明の効果〕

以上説明したように本発明は、ＣＭＯＳＬＳＩの電源間
の静電保護用トランジスタのレイアウトにおいて、ＬＳ
Ｉに電源を供給する為に既に配線されているｖＤＤライ
ンとＶＳＳラインの下に静電保護用トランジスタを配置
することによりチップサイズの縮小を行う事ができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の上面図、第２図は従来のレ
イアウトの上面図である。 １・・・・・・ＶＤＩ）ライン、２・・・・・・Ｖ３３
ライン、３・・・・・・静電保護用トランジスタ、１０
１・・・・・・ｖ、Ｄライン、１０２・・・・・・ＶＳ
Ｓライン、１０３・・・・・・静電保護用トランジスタ
。 代理人　弁理士　　内　原　　　晋 ギ　２　父

Claims (1)

【特許請求の範囲】
1. ＣＭＯＳＬＳＩの電源間の静電保護用トランジスタのレ
   イアウトにおいて、チップ内に電源を供給するために配
   線されている第１の電源ラインと、同じく電源を供給す
   るために配線されている第２の電源ラインと、静電保護
   用のトランジスタを有し、前記第１の電源ラインと第２
   の電源ラインがレイアウト上で並行に配線されている部
   分に静電保護用トランジスタを配置することにより、チ
   ップサイズの縮小を行うことを特徴とする半導体装置。