JPH026990A - メモリアドレス制御回路 - Google Patents
メモリアドレス制御回路Info
- Publication number
- JPH026990A JPH026990A JP63156751A JP15675188A JPH026990A JP H026990 A JPH026990 A JP H026990A JP 63156751 A JP63156751 A JP 63156751A JP 15675188 A JP15675188 A JP 15675188A JP H026990 A JPH026990 A JP H026990A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- image
- control circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、機能的に同一な二つの表示手段を有する表示
システムに関し、単一のメモリアドレス制御回路によっ
て使用形態・用途に応じて各表示手段に対するアクセス
アドレスを切換えることにより、柔軟な描画・表示を行
えるよりにするメモリアドレス制御回路に関する。
システムに関し、単一のメモリアドレス制御回路によっ
て使用形態・用途に応じて各表示手段に対するアクセス
アドレスを切換えることにより、柔軟な描画・表示を行
えるよりにするメモリアドレス制御回路に関する。
従来の表示システムにおいても、複数の表示装置を有す
るものが存在するが、それらは高解像度の単一画面を表
示するために不足する個々の表示装置の能力を補うこと
を目的としている。このような複数画面表示装置システ
ムに関する公知例としては、特開昭６０−１５４２８７
号「マルチスクリーン図形表示装置および方法」等が挙
げられる。
るものが存在するが、それらは高解像度の単一画面を表
示するために不足する個々の表示装置の能力を補うこと
を目的としている。このような複数画面表示装置システ
ムに関する公知例としては、特開昭６０−１５４２８７
号「マルチスクリーン図形表示装置および方法」等が挙
げられる。
従来の複数周面表示システムは、複数の表示装置を有す
る専用システムであり、個々の表示装置は与えられる表
示データを各々に１対１で対応する表示手段へ送出する
機能を持つのみである。
る専用システムであり、個々の表示装置は与えられる表
示データを各々に１対１で対応する表示手段へ送出する
機能を持つのみである。
これに対し、必ずしも高解像度の画面表示を目的としな
い汎用システムにおいては二つの表示画面を有し、例え
ば一方の画面を他方の補助画面として参照・比較するよ
うな用途や、書物情報の見開き表示・ページめくり表示
等の用途を目的とじ九場合、単一の表示装置によって二
つの表示画面への描画・表示を行なう必要がある。
い汎用システムにおいては二つの表示画面を有し、例え
ば一方の画面を他方の補助画面として参照・比較するよ
うな用途や、書物情報の見開き表示・ページめくり表示
等の用途を目的とじ九場合、単一の表示装置によって二
つの表示画面への描画・表示を行なう必要がある。
さらに、上記の様な汎用システムを上記の様な用途で用
いる場合には、二つの表示画面を一つの表示画面として
扱う場合と別々に扱う場合が生じたり、一方の表示画面
のみを扱う場合が生じる。
いる場合には、二つの表示画面を一つの表示画面として
扱う場合と別々に扱う場合が生じたり、一方の表示画面
のみを扱う場合が生じる。
本発明は、単一の表示装置によって二つの表示手段に対
する柔軟な描画・表示を行なえる手段を提供することを
目的とする。
する柔軟な描画・表示を行なえる手段を提供することを
目的とする。
上記目的を達成する九めに、本発明は、第１および第２
表示手段と、該第１および第２表示手段にそれぞれ対応
する第１および第２画像メモリとを有する複数画面表示
システムにおいて前記第１および第２画像メモリに対す
るアクセスアドレスを制御するメモリアドレス制御回路
であって、上記第１および第２画像メモリを一つの画像
メモリとして扱う九めのアクセスアドレスと、上記第１
および第２画像メモリをそれぞれ独立した画像メモリと
して扱うためのアクセスアドレスとを、モード信号によ
り切換えて発生するようにしたものである。
表示手段と、該第１および第２表示手段にそれぞれ対応
する第１および第２画像メモリとを有する複数画面表示
システムにおいて前記第１および第２画像メモリに対す
るアクセスアドレスを制御するメモリアドレス制御回路
であって、上記第１および第２画像メモリを一つの画像
メモリとして扱う九めのアクセスアドレスと、上記第１
および第２画像メモリをそれぞれ独立した画像メモリと
して扱うためのアクセスアドレスとを、モード信号によ
り切換えて発生するようにしたものである。
本発明は、他の見地によれば、第１および第２表示手段
と、該第１および第２表示手段にそれぞれ対応する第１
および第２興像メモリとを有する複数画面表示システム
において前記第１および第２画像メモリに対するアクセ
スアドレスを制御するメモリアドレス制御回路であって
、 上記第１および第２画像メモリをアクセスするためのｊ
＋１ビットのメモリアクセスアドレスについて、モード
信号に応じた異なる位置からｊビットのアクセスアドレ
スを切り出し、該切り出されたｊビットのアクセスアド
レスを上記第１および第２画像メモリに共通に出力する
アドレス切換え手段と、 上記ｊ＋１ビットのアクセスアドレスのうち、上記切り
出されなかっ九１ビットにより上記第１および第２画像
メモリを相補的に有効化するメモリ制御＠号を発生する
制御信号生成手段とを備え次ことを１＃徴とするもので
ある。
と、該第１および第２表示手段にそれぞれ対応する第１
および第２興像メモリとを有する複数画面表示システム
において前記第１および第２画像メモリに対するアクセ
スアドレスを制御するメモリアドレス制御回路であって
、 上記第１および第２画像メモリをアクセスするためのｊ
＋１ビットのメモリアクセスアドレスについて、モード
信号に応じた異なる位置からｊビットのアクセスアドレ
スを切り出し、該切り出されたｊビットのアクセスアド
レスを上記第１および第２画像メモリに共通に出力する
アドレス切換え手段と、 上記ｊ＋１ビットのアクセスアドレスのうち、上記切り
出されなかっ九１ビットにより上記第１および第２画像
メモリを相補的に有効化するメモリ制御＠号を発生する
制御信号生成手段とを備え次ことを１＃徴とするもので
ある。
上記第１および第２表示手段は、例えば機能的に同一な
表示手段であり、上記第１および第２画像メモリは物理
的に分離された同一構成のメモリである。
表示手段であり、上記第１および第２画像メモリは物理
的に分離された同一構成のメモリである。
上記モード信号と異なる第２のモード信号を設け、上記
アドレス切換え手段は、上記第２のモード信号に応じて
上記切出し位置を一方に固定し、上記制御信号生成手段
は、上記第２のモード信号に応じて一方の画像メモリを
常時無効化することも可能である。
アドレス切換え手段は、上記第２のモード信号に応じて
上記切出し位置を一方に固定し、上記制御信号生成手段
は、上記第２のモード信号に応じて一方の画像メモリを
常時無効化することも可能である。
上記両モード信号は、それぞれハードウェア的な接続状
態により得られる信号であってもよいが、好ましくは使
用者がプログラマブルに変更可能なものである。
態により得られる信号であってもよいが、好ましくは使
用者がプログラマブルに変更可能なものである。
なお、上記第１および第２画像メモリをアクセスするた
めのｊ−１−１ビットのメモリアクセスアドレスについ
て、モード信号に応じ九異なる位置からｊビットのアク
セスアドレスを切り出す場合に、切り出されるアドレス
が常に変化しないアクセスアドレス部分については、ア
ドレス切換え手段を介さず直接第１．第２画像メモリに
供給することができる。
めのｊ−１−１ビットのメモリアクセスアドレスについ
て、モード信号に応じ九異なる位置からｊビットのアク
セスアドレスを切り出す場合に、切り出されるアドレス
が常に変化しないアクセスアドレス部分については、ア
ドレス切換え手段を介さず直接第１．第２画像メモリに
供給することができる。
本発明によれば、第１および第２の画像メモリの描画メ
モリアドレスの対応付けを、単一の表示装置において、
１本のモード信号で切換えることができる。すなわち、
単一の表示装置の同一のメモリアクセスアドレスを用い
ながら、モード信号を変更することにより、第１および
第２画像メモリを左右に連続した単一の画像メモリとし
て用い、あるいはそれぞれ独立した画像メモリとして用
いることができる。
モリアドレスの対応付けを、単一の表示装置において、
１本のモード信号で切換えることができる。すなわち、
単一の表示装置の同一のメモリアクセスアドレスを用い
ながら、モード信号を変更することにより、第１および
第２画像メモリを左右に連続した単一の画像メモリとし
て用い、あるいはそれぞれ独立した画像メモリとして用
いることができる。
第１および第２画像メモリを左右に連続した単一の画像
メモリとして用いるモードでは、両画像メモリの境界で
描画アドレスが連続しているため、複雑なアドレス計算
が不要となり、描画ソフトウェアの負担が軽減される。
メモリとして用いるモードでは、両画像メモリの境界で
描画アドレスが連続しているため、複雑なアドレス計算
が不要となり、描画ソフトウェアの負担が軽減される。
一般に、第１および第２表示手段の表示画面は左右に並
べて配置されるので、このモードは、両画像メモリに左
右にまた、がるような大きな画像を画表示画面に左右に
またがって描画・表示するのに適している。
べて配置されるので、このモードは、両画像メモリに左
右にまた、がるような大きな画像を画表示画面に左右に
またがって描画・表示するのに適している。
また、第１および第２画像メモリをそれぞれ独立した画
像メモリとして用いるモードでは、両画像メモリを独立
した二つの画像メモリとして用いることができる。ただ
し、このモードにおいても、一方の画像メモリの最下辺
と他方の画像メモリの最上辺とのアドレスが連続するの
で、第１画像メモリから第２画像メモリに上下にまたが
る画像を垂直スクロールするような際には、アドレスの
境界部分での描画ソフトウェアの例外的な処理等が不要
となる。これは、特に、両画像メモリに文書を描画φ表
示する場合に適している。勿論、このモードにおいて、
一方に文書、他方に図面をそれぞれ独立に描画・表示す
ることもできる。
像メモリとして用いるモードでは、両画像メモリを独立
した二つの画像メモリとして用いることができる。ただ
し、このモードにおいても、一方の画像メモリの最下辺
と他方の画像メモリの最上辺とのアドレスが連続するの
で、第１画像メモリから第２画像メモリに上下にまたが
る画像を垂直スクロールするような際には、アドレスの
境界部分での描画ソフトウェアの例外的な処理等が不要
となる。これは、特に、両画像メモリに文書を描画φ表
示する場合に適している。勿論、このモードにおいて、
一方に文書、他方に図面をそれぞれ独立に描画・表示す
ることもできる。
第２のモード制御信号を追加すれば、第１、第２表示手
段の一方のみを使用するか、両方を使用するかを選択す
るようにすることも可能である。
段の一方のみを使用するか、両方を使用するかを選択す
るようにすることも可能である。
一方の表示手段のみを使用する場合には、その対応する
画像メモリ内でのアドレスを連続にすることができるの
で、描画アドレスの算出時に、アドレスの不連続を考慮
する必要はない。
画像メモリ内でのアドレスを連続にすることができるの
で、描画アドレスの算出時に、アドレスの不連続を考慮
する必要はない。
第１図（ａｌに、本発明が適用されたメモリアドレス制
御回路の一実施例のブロック図を示す。ここでは、表示
手段にＣＲＴを用い、２台のＣＲＴを連続した画面また
は独立した画面として利用できるよりにし、さらには、
いずれか１台のみを利用することも可能にする実施例に
ついて説明する。
御回路の一実施例のブロック図を示す。ここでは、表示
手段にＣＲＴを用い、２台のＣＲＴを連続した画面また
は独立した画面として利用できるよりにし、さらには、
いずれか１台のみを利用することも可能にする実施例に
ついて説明する。
第１図（ａ）のメモリアドレス制御回路は、バレルシフ
タ１および制御信号生成回路２かうなる。
タ１および制御信号生成回路２かうなる。
バレルシフタ１は、アドレス切換え手段を構成する。こ
のメモリアドレス制御回路には、ｎビットの画像メモリ
アクセスアドレス信号ｉＭＡが与えられるとともに、モ
ード信号ＭＤｉおよびＭＤ２が与えられる。モード信号
ＭＤＩは使用するＣＲＴの台数を指定する信号であり、
モードＭＤ２は、ＣＲＴを２台使用する場合の使用態様
を指定する信号である。両信号は具体的には次のように
作用する。
のメモリアドレス制御回路には、ｎビットの画像メモリ
アクセスアドレス信号ｉＭＡが与えられるとともに、モ
ード信号ＭＤｉおよびＭＤ２が与えられる。モード信号
ＭＤＩは使用するＣＲＴの台数を指定する信号であり、
モードＭＤ２は、ＣＲＴを２台使用する場合の使用態様
を指定する信号である。両信号は具体的には次のように
作用する。
ＭＤＩ＝”１”・・・ＣＲ’ｌ’を２台用いる。
嶌＠０”・・・ＣＲＴを１台用いる。
ＭＤ２−”１″・・・２台の表示画面を連続した画面と
して扱う。
して扱う。
一１０″・・・２台の表示画面を独立した画面として扱
う。
う。
バレルシフタ１は、ｎビットのアクセスアドレス信号ｉ
ＭＡのうちビット１〜ｊの（ｊ−１＋１）ビット（ただ
し、ｎ≧ｊ〉１）を受け、モード信号ＭＤＩ、ＭＤ２に
応じて、アドレス信号ｉＭＡから（ｊ−１）ビットを切
り出す働きをする。このバレルシフタ１の出力は、両Ｃ
Ｒ’Ｉ’の各画像メモリのメモリアドレス信号ＭＡのビ
ット１〜ｊ−１の（ｊ−１）ビットアドレス信号Ｍ Ａ
ｙとなる。
ＭＡのうちビット１〜ｊの（ｊ−１＋１）ビット（ただ
し、ｎ≧ｊ〉１）を受け、モード信号ＭＤＩ、ＭＤ２に
応じて、アドレス信号ｉＭＡから（ｊ−１）ビットを切
り出す働きをする。このバレルシフタ１の出力は、両Ｃ
Ｒ’Ｉ’の各画像メモリのメモリアドレス信号ＭＡのビ
ット１〜ｊ−１の（ｊ−１）ビットアドレス信号Ｍ Ａ
ｙとなる。
アクセスアドレス信号ｉＭＡのビット０〜ｉ−１の１ビ
ットは、モードにかかわらず変化しないので、バレルシ
フタ１を介することなく、そのマ°マメモリアドレス信
号Ｍ人のビット０〜１・−１の１ビットアドレス信号Ｍ
Ａｘとしている。このようにして得られたアドレスＭＡ
ｘ 、ＭＡＹは、第１図（ｂ）および第２図に示す如く
、各画像メモリ内の１アクセス単位の横方向の位置およ
び縦方向の位置をそれぞれ指定する。
ットは、モードにかかわらず変化しないので、バレルシ
フタ１を介することなく、そのマ°マメモリアドレス信
号Ｍ人のビット０〜１・−１の１ビットアドレス信号Ｍ
Ａｘとしている。このようにして得られたアドレスＭＡ
ｘ 、ＭＡＹは、第１図（ｂ）および第２図に示す如く
、各画像メモリ内の１アクセス単位の横方向の位置およ
び縦方向の位置をそれぞれ指定する。
制御信号生成回路２は、モード信号ＭＤＩ、Ｍｎ２およ
びアクセスアドレス信号ｉＭＡのビットｉ ＊ ｊ ＊
ｒｉ−１〜ｊ−’＋を受け、各ＣＲＴの画像メモリを
構成するメモリ素子を相補的に有効化する信号ＣＴＲＬ
Ａ、ＣＴＲＬＢを生成する。
びアクセスアドレス信号ｉＭＡのビットｉ ＊ ｊ ＊
ｒｉ−１〜ｊ−’＋を受け、各ＣＲＴの画像メモリを
構成するメモリ素子を相補的に有効化する信号ＣＴＲＬ
Ａ、ＣＴＲＬＢを生成する。
第１図（ａ）の制御回路が生成するメモリアドレス信号
ＭＡの態様には同図（ｂ）に示す５通Ｖおり、それぞれ
の場合のアドレス連続増加の様子は第２図に示されてい
る。
ＭＡの態様には同図（ｂ）に示す５通Ｖおり、それぞれ
の場合のアドレス連続増加の様子は第２図に示されてい
る。
第５図にバレルシフタ１０回路構成例を示す。
この例では、バレルシフタ１は、モード信号ＭＤ１及び
Ｍｎ２を受けるＮＡＮＤゲート１１と、この出力を反転
す゛るインバータ１２と、ＮＡＮＤゲート１１及びイン
バータ１２の副出力により制御される（ｊ−１）個のセ
レクタ１３かもなる。セレクタ１３は、画像メモリアク
セスアドレス信号ｊＭＡのビットｊ−１の（ｊ−１＋１
）ビットを受け、（１−１）ビットを選択し、て、画像
メモリ５，４の各・々のアドレスＭＡのピッ＋−ｊ −
１〜１へ出力ｒる。
Ｍｎ２を受けるＮＡＮＤゲート１１と、この出力を反転
す゛るインバータ１２と、ＮＡＮＤゲート１１及びイン
バータ１２の副出力により制御される（ｊ−１）個のセ
レクタ１３かもなる。セレクタ１３は、画像メモリアク
セスアドレス信号ｊＭＡのビットｊ−１の（ｊ−１＋１
）ビットを受け、（１−１）ビットを選択し、て、画像
メモリ５，４の各・々のアドレスＭＡのピッ＋−ｊ −
１〜１へ出力ｒる。
この回路において、モー ドｆｇ号ＭＤＩ及びＭｎ２が
共にアサートされているとき、すなわち２台のＣＲＴを
用い、二つの表示画面を−・つの連続ｊ〜ｆｔ：、画面
として扱うときは画像メモリアクセス信号ｉＭＡのビッ
トｊ −ｉ ＋１ ｆ、１メモリアドレス信号Ｍ人のビ
ットｊ−１＝ｉに対応させ、それ以外はｉＭＡのビット
ｊ−１〜ｊをＭＡのビットｊ＝１〜１に対応させる。
共にアサートされているとき、すなわち２台のＣＲＴを
用い、二つの表示画面を−・つの連続ｊ〜ｆｔ：、画面
として扱うときは画像メモリアクセス信号ｉＭＡのビッ
トｊ −ｉ ＋１ ｆ、１メモリアドレス信号Ｍ人のビ
ットｊ−１＝ｉに対応させ、それ以外はｉＭＡのビット
ｊ−１〜ｊをＭＡのビットｊ＝１〜１に対応させる。
また、第１図（ａ） 、 （ｂ）に示すよりに、画像メ
モリアクセスアドレス信号ｉＭＡのビット１は二つの表
示画面を連続した一つの画面として扱う場合にＣＲＴＡ
領域かＣＲＴＢかを判定するために、制御信号生成回路
２へ入力される。一方ビットｊは二つの表示画面を独立
した二つの画面とし、て扱う場合にＣＲＴＡ領域かＣＲ
’ｌ’Ｂ領域かを判定する九め、及びＣＲＴを１台（Ｃ
ＲＴＡ）のみ用いる場合にメモリアクセスが有効である
か否かを判定する九めに、制御信号生成回路２へ入力さ
れる。
モリアクセスアドレス信号ｉＭＡのビット１は二つの表
示画面を連続した一つの画面として扱う場合にＣＲＴＡ
領域かＣＲＴＢかを判定するために、制御信号生成回路
２へ入力される。一方ビットｊは二つの表示画面を独立
した二つの画面とし、て扱う場合にＣＲＴＡ領域かＣＲ
’ｌ’Ｂ領域かを判定する九め、及びＣＲＴを１台（Ｃ
ＲＴＡ）のみ用いる場合にメモリアクセスが有効である
か否かを判定する九めに、制御信号生成回路２へ入力さ
れる。
制御信号生成回路２には、画像メモリアクセスアドレス
信号ｉＭＡのりち上記の２ビットと共に、ビットｎ＝１
〜ｊの（ｎ−ｊ）ビットが入力され、モード信号ＭＤＩ
、ＭＤ２と共にメモリ素子制御信号ＣＲＴＡ、ＣＲ’Ｉ
’Ｂを生成するために用いられる。
信号ｉＭＡのりち上記の２ビットと共に、ビットｎ＝１
〜ｊの（ｎ−ｊ）ビットが入力され、モード信号ＭＤＩ
、ＭＤ２と共にメモリ素子制御信号ＣＲＴＡ、ＣＲ’Ｉ
’Ｂを生成するために用いられる。
第４図に制御信号生成回路２０回路構成例を示す。第４
図には画像メモリアドレス信号ｉＭＡのビットｊ ＝
ｎ ｔもとに、１台のＣＲＴを用いる場合に画像メモリ
アドレスが指定されていることを示す信号ＤＥＣ１を生
成するデコーダ２５と、１舅ムのビットｊ４−１〜ｎを
もとに２台のＣＲＴｔ用−る場合に画像メモリアドレス
が指定されていることを示す信υ・ＤＥＣ２に生成する
デ：ヌーダ２４が示されているが、これらは一つのデコ
ーダで実現してもよい。信号ＤＥＣ２ｉｊ：さらに、Ｃ
ＲＴＡ領域とＣＲＴＢ領域のどちらが指定されているか
をｉＭＡのビット１およびビットｊとモード信号ＭＤ２
とによ・りて判別するセレクタ２５の出力信号またはそ
の否定信号と論理積を・どられ、、信号５ＥＬＡまたは
５ＥＬＢを出力する。両（Ｎ号は、２台のＣＲＴを用い
る場合に、ＣＲ’ｒＡ領域、（：ＲＴＢ領域のどちらが
指定されているか金示す／Ｌめに用いられる。ＣＲＴＡ
領域および、ＣＲ，Ｔ Ｂ領域を構成するメモリ素子へ
の制御信号の出力許可信号ＣＴＲＬＡ、ＣＴＲＬＢはそ
れぞれＣ’［’ＲＬＡ寓ＭＤｉ ５ＥＬＡ＋ＭＤ
Ｉ ＤＥＣ：ＩＣＴＲＬＢ−ＭＤＩ ５ＥＬ
Ｂ となり、両信号の生成はＡＮＤ・ＯＲゲート２６および
ＡＮＤゲート２７により実現されていＺ）。
図には画像メモリアドレス信号ｉＭＡのビットｊ ＝
ｎ ｔもとに、１台のＣＲＴを用いる場合に画像メモリ
アドレスが指定されていることを示す信号ＤＥＣ１を生
成するデコーダ２５と、１舅ムのビットｊ４−１〜ｎを
もとに２台のＣＲＴｔ用−る場合に画像メモリアドレス
が指定されていることを示す信υ・ＤＥＣ２に生成する
デ：ヌーダ２４が示されているが、これらは一つのデコ
ーダで実現してもよい。信号ＤＥＣ２ｉｊ：さらに、Ｃ
ＲＴＡ領域とＣＲＴＢ領域のどちらが指定されているか
をｉＭＡのビット１およびビットｊとモード信号ＭＤ２
とによ・りて判別するセレクタ２５の出力信号またはそ
の否定信号と論理積を・どられ、、信号５ＥＬＡまたは
５ＥＬＢを出力する。両（Ｎ号は、２台のＣＲＴを用い
る場合に、ＣＲ’ｒＡ領域、（：ＲＴＢ領域のどちらが
指定されているか金示す／Ｌめに用いられる。ＣＲＴＡ
領域および、ＣＲ，Ｔ Ｂ領域を構成するメモリ素子へ
の制御信号の出力許可信号ＣＴＲＬＡ、ＣＴＲＬＢはそ
れぞれＣ’［’ＲＬＡ寓ＭＤｉ ５ＥＬＡ＋ＭＤ
Ｉ ＤＥＣ：ＩＣＴＲＬＢ−ＭＤＩ ５ＥＬ
Ｂ となり、両信号の生成はＡＮＤ・ＯＲゲート２６および
ＡＮＤゲート２７により実現されていＺ）。
以上のよりに、この実施例のメモリアドシ／、大制御回
路では、２本のモード倍Ｊ８−ＭＤＩ、ＭＤ２によって
５通りのアドレスを切換えて生成する仁とができ、単一
のアドレス制御回路によって二つの表示画面に対する柔
軟な表示を行なりことができる。なお、ＣＲＴ１台のみ
を利用するモードが不要である場合には、モード信号Ｍ
ＤＩおよびこの信号に関連する回路部分は省略すること
ができる。
路では、２本のモード倍Ｊ８−ＭＤＩ、ＭＤ２によって
５通りのアドレスを切換えて生成する仁とができ、単一
のアドレス制御回路によって二つの表示画面に対する柔
軟な表示を行なりことができる。なお、ＣＲＴ１台のみ
を利用するモードが不要である場合には、モード信号Ｍ
ＤＩおよびこの信号に関連する回路部分は省略すること
ができる。
本発明は、機能的に同一な二つの表示手段を有する表示
システムにおいて、メモリアドレス制御回路に使用形態
を指示するモード信号を設け、用途に応じて各表示手段
に対するアクセスアドレスを切換えることを可能にし九
もので、少ない付加回路により柔軟な描画・表示が可能
になる、といつ効果がある。
システムにおいて、メモリアドレス制御回路に使用形態
を指示するモード信号を設け、用途に応じて各表示手段
に対するアクセスアドレスを切換えることを可能にし九
もので、少ない付加回路により柔軟な描画・表示が可能
になる、といつ効果がある。
第１図（ａ）は本発明が適用されたメモリアドレス制御
回路の一実施例を示すブロック図、第１［１（ｂ）は同
図（ａ）の回路により生成されるメモリアドレス信号の
切換を示す説明図、第２図は第１図（ｂ）のアドレス切
換による画像メモリへのアクセスアドレスの変化を示す
説明図、第５図はバレルシフタ１の回路構成例を示す回
路図、第４因は制御信号生成回路２の回路構成例を示す
回路図である。 １・・・バレルシフタ、２・・・制御信号生成回路、６
・・・ＣＲＴＡ用の画像メモリ、４・・・ＣＲＴＢ用の
画像メモリ 第 １ 二 （（Ｇ 第 ２０ −＋−２４−一一÷ 第 第
回路の一実施例を示すブロック図、第１［１（ｂ）は同
図（ａ）の回路により生成されるメモリアドレス信号の
切換を示す説明図、第２図は第１図（ｂ）のアドレス切
換による画像メモリへのアクセスアドレスの変化を示す
説明図、第５図はバレルシフタ１の回路構成例を示す回
路図、第４因は制御信号生成回路２の回路構成例を示す
回路図である。 １・・・バレルシフタ、２・・・制御信号生成回路、６
・・・ＣＲＴＡ用の画像メモリ、４・・・ＣＲＴＢ用の
画像メモリ 第 １ 二 （（Ｇ 第 ２０ −＋−２４−一一÷ 第 第
Claims (1)
- 【特許請求の範囲】 １、第１および第２表示手段と、該第１および第２表示
手段にそれぞれ対応する第１および第２画像メモリとを
有する複数画面表示システムにおいて前記第１および第
２画像メモリに対するアクセスアドレスを制御するメモ
リアドレス制御回路であって、 上記第１および第２画像メモリを一つの画像メモリとし
て扱うためのアクセスアドレスと、上記第１および第２
画像メモリをそれぞれ独立した画像メモリとして扱うた
めのアクセスアドレスとを、モード信号により切換えて
発生することを特徴とするメモリアドレス制御回路。 ２、第１および第２表示手段と、該第１および第２表示
手段にそれぞれ対応する第１および第２画像メモリとを
有する複数画面表示システムにおいて前記第１および第
２画像メモリに対するアクセスアドレスを制御するメモ
リアドレス制御回路であって、 上記第１および第２画像メモリをアクセスするためのｊ
＋１ビットのメモリアクセスアドレスについて、モード
信号に応じた異なる位置からｊビットのアクセスアドレ
スを切り出し、該切り出されたｊビットのアクセスアド
レスを上記第１および第２画像メモリに共通に出力する
アドレス切換え手段と、 上記ｊ＋１ビットのアクセスアドレスのうち、上記切り
出されなかった１ビットにより上記第１および第２画像
メモリを相補的に有効化するメモリ制御信号を発生する
制御信号生成手段とを備えたことを特徴とするメモリア
ドレス制御回路。 ３、上記アドレス切換え手段は、上記モード信号と異な
る第２のモード信号に応じて上記切出し位置を一方に固
定し、上記制御信号生成手段は、上記第２のモード信号
に応じて一方の画像メモリを常時無効とすることを特徴
とする請求項２記載のメモリアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156751A JP2708473B2 (ja) | 1988-06-27 | 1988-06-27 | メモリアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156751A JP2708473B2 (ja) | 1988-06-27 | 1988-06-27 | メモリアドレス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH026990A true JPH026990A (ja) | 1990-01-11 |
| JP2708473B2 JP2708473B2 (ja) | 1998-02-04 |
Family
ID=15634522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156751A Expired - Fee Related JP2708473B2 (ja) | 1988-06-27 | 1988-06-27 | メモリアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708473B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006258862A (ja) * | 2005-03-15 | 2006-09-28 | Fujitsu Ten Ltd | 表示制御装置および情報処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52126A (en) * | 1975-06-23 | 1977-01-05 | Nippon Telegr & Teleph Corp <Ntt> | Multi-purpose picture display unit using multi-layer memory |
| JPS559276A (en) * | 1978-07-04 | 1980-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Display unit |
| JPS592076A (ja) * | 1982-06-28 | 1984-01-07 | 株式会社日立製作所 | 画像表示装置 |
-
1988
- 1988-06-27 JP JP63156751A patent/JP2708473B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52126A (en) * | 1975-06-23 | 1977-01-05 | Nippon Telegr & Teleph Corp <Ntt> | Multi-purpose picture display unit using multi-layer memory |
| JPS559276A (en) * | 1978-07-04 | 1980-01-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Display unit |
| JPS592076A (ja) * | 1982-06-28 | 1984-01-07 | 株式会社日立製作所 | 画像表示装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006258862A (ja) * | 2005-03-15 | 2006-09-28 | Fujitsu Ten Ltd | 表示制御装置および情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2708473B2 (ja) | 1998-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5533185A (en) | Pixel modification unit for use as a functional unit in a superscalar microprocessor | |
| JPS63231391A (ja) | デイスプレイ画面への多数像同時表示装置 | |
| US5687379A (en) | Method and apparatus for preventing unauthorized access to peripheral devices | |
| JP3203124B2 (ja) | 画像データ値記憶方式 | |
| US5999991A (en) | Programmably selectable addresses for expansion cards for a motherboard | |
| JPH026990A (ja) | メモリアドレス制御回路 | |
| US3846759A (en) | Data processing arrangements | |
| JPH11102352A (ja) | 文字表示回路内蔵マイクロコンピュータ及びそれを用いた表示装置 | |
| JPS60262253A (ja) | メモリデ−タ処理回路 | |
| US5748922A (en) | Method and apparatus for reading data from a write only port | |
| JPH05173499A (ja) | 表示装置システム | |
| US5602986A (en) | Data processing and memory systems with retained background color information | |
| JPH03214250A (ja) | メモリ制御回路 | |
| JPH02144647A (ja) | メモリ装置 | |
| WO1992002883A1 (en) | Parallel-processing systems | |
| JPS63245568A (ja) | 画像変換装置 | |
| JPS61264482A (ja) | 画面変換処理方式 | |
| JPS58142464A (ja) | マイクロプロセツサ | |
| JPS63100534A (ja) | マルチジヨブにおける画面切換システム | |
| JPH06103370A (ja) | 画像処理プロセッサのためのラインバッファ | |
| JPH03163671A (ja) | 画像処理装置 | |
| JPS62219070A (ja) | 対応表示制御処理方式 | |
| JPS6299853A (ja) | ユニツト選択制御方式 | |
| JPH01200460A (ja) | 半導体集積回路 | |
| JPH02308320A (ja) | データ転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |