JPH0284714A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0284714A JPH0284714A JP1028686A JP2868689A JPH0284714A JP H0284714 A JPH0284714 A JP H0284714A JP 1028686 A JP1028686 A JP 1028686A JP 2868689 A JP2868689 A JP 2868689A JP H0284714 A JPH0284714 A JP H0284714A
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- H10P14/2902—Materials being Group IVA materials
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/975—Substrate or mask aligning feature
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関し、特に気相結晶成
長１１ｉ１に形成されたパターンと気相結晶成長後に形
成するパターンとのアライメントを良好に行なうことの
できる半導体装置の製造方法に関する。
長１１ｉ１に形成されたパターンと気相結晶成長後に形
成するパターンとのアライメントを良好に行なうことの
できる半導体装置の製造方法に関する。
［従来の技術及び発明が解決しようとする課題］第２図
は半導体基板における段差パターン形成の一例を示す図
である。
は半導体基板における段差パターン形成の一例を示す図
である。
先ず、比抵抗１０〜２０Ω・Ｃｍのｐ型半導体（Ｓｉ）
基板［面方位＜１，０．０＞］ Ｉ（７）表面に厚さ０
．５〜２．ＯμｍＱ度の５ｉ０２膜２を全面に形成し、
次に該股上にレジスト層を形成する。該レジスト層をバ
ターニングしてマスクパターンを形成し、１１Ｆ系エツ
チング液を用いたエツチングでＳ ｉ ０２膜２の露出
部を除去する。
基板［面方位＜１，０．０＞］ Ｉ（７）表面に厚さ０
．５〜２．ＯμｍＱ度の５ｉ０２膜２を全面に形成し、
次に該股上にレジスト層を形成する。該レジスト層をバ
ターニングしてマスクパターンを形成し、１１Ｆ系エツ
チング液を用いたエツチングでＳ ｉ ０２膜２の露出
部を除去する。
これにより第２図（ａ）に示される様に、埋め込み層形
成の所望位置において５ｉ０２膜２に開口３が形成され
る。
成の所望位置において５ｉ０２膜２に開口３が形成され
る。
次に、ｎ型不純物としてＡｓイオンをイオン打ち込みに
より半導体基板ｌの露出表面部にドーピングし、酸化性
雰囲気下で加熱処理する。ここで、イオン打ち込みの条
件は、ドーズｍ ］ ｘ１０１４〜Ｉ Ｘ １０１６／
ｃｍ２、加速電圧３０〜９０ｋｅＶであり、また加熱温
度は９００〜１２００℃である。これにより、第２図（
ｂ）に示される様に、半導体基板１の露出表面が酸化さ
れて新たに５ｉ０２膜４が形成され、該膜の下方に高濃
度不純物領域５が形成される。
より半導体基板ｌの露出表面部にドーピングし、酸化性
雰囲気下で加熱処理する。ここで、イオン打ち込みの条
件は、ドーズｍ ］ ｘ１０１４〜Ｉ Ｘ １０１６／
ｃｍ２、加速電圧３０〜９０ｋｅＶであり、また加熱温
度は９００〜１２００℃である。これにより、第２図（
ｂ）に示される様に、半導体基板１の露出表面が酸化さ
れて新たに５ｉ０２膜４が形成され、該膜の下方に高濃
度不純物領域５が形成される。
次に、ＨＦ系エツチング液を用いた工９チングで上記５
ｉ０２膜２及び５ｉ０２膜４を除去する。これにより、
第２図（Ｃ）に示される様に、」ユ記半導体基板１の表
面には高濃度不純物領域５と他の領域との境界において
１段差６が形成される。
ｉ０２膜２及び５ｉ０２膜４を除去する。これにより、
第２図（Ｃ）に示される様に、」ユ記半導体基板１の表
面には高濃度不純物領域５と他の領域との境界において
１段差６が形成される。
その後、全面で気相結晶成長を行μう。ここで、気相結
晶成長の条件は、ガス種： Ｓ ｉ ＨＣｌ３．５ｉＣ
１４，５ｉｌ１２ Ｃ１２、温度＝９５０〜１１５０℃
、圧カー大気圧〜５０ＴＯｒｒ、成長速度： Ｏ，ｌ〜
１．５μｍ／ｍ ｉ ｎである。これにより、第２図（
ｄ）に示される様に、半導体基板１上に気相結晶成長層
７が形成される。該成長層の表面には上記基板１の表面
の段差６に対応して段差８が形成される。
晶成長の条件は、ガス種： Ｓ ｉ ＨＣｌ３．５ｉＣ
１４，５ｉｌ１２ Ｃ１２、温度＝９５０〜１１５０℃
、圧カー大気圧〜５０ＴＯｒｒ、成長速度： Ｏ，ｌ〜
１．５μｍ／ｍ ｉ ｎである。これにより、第２図（
ｄ）に示される様に、半導体基板１上に気相結晶成長層
７が形成される。該成長層の表面には上記基板１の表面
の段差６に対応して段差８が形成される。
かくして、高濃度不純物領域５として埋め込み層が形成
されたことになる。この埋め込み層の形成は、たとえば
トランジスタのコレクタ抵抗を小さくするために半導体
基板の表面に予め気相結晶成長層と同一の導電型の層を
形成しておくためになされる。
されたことになる。この埋め込み層の形成は、たとえば
トランジスタのコレクタ抵抗を小さくするために半導体
基板の表面に予め気相結晶成長層と同一の導電型の層を
形成しておくためになされる。
以上の様に埋め込み層５の形成された半導体に対し更に
加工を行なう際には、該埋め込み層のパターン（段差６
のパターンに相当する）に対し十分に整列（アライメン
ト）された状態で行なう必妥がある。このアライメント
は半導体装置の構成要素としての埋め込み層と同時にア
ライメント用に形成された埋め込み層５の段差６のパタ
ーン（位置合せ認識パターン）に対応する気相結晶成長
層表面の段差８のパターンを基準として行なうことがで
きる。
加工を行なう際には、該埋め込み層のパターン（段差６
のパターンに相当する）に対し十分に整列（アライメン
ト）された状態で行なう必妥がある。このアライメント
は半導体装置の構成要素としての埋め込み層と同時にア
ライメント用に形成された埋め込み層５の段差６のパタ
ーン（位置合せ認識パターン）に対応する気相結晶成長
層表面の段差８のパターンを基準として行なうことがで
きる。
ところで、以上の様な半導体装置の１ｌｉｌ造は一般に
半導体基板に形成されたオリエンテーションフラットを
基準として行なわれる。そして、上記位置合せ認識パタ
ーンの形状は該オリエンテーションフラットの面法線方
向に対し斜め方向としてバターニングされることが多い
。
半導体基板に形成されたオリエンテーションフラットを
基準として行なわれる。そして、上記位置合せ認識パタ
ーンの形状は該オリエンテーションフラットの面法線方
向に対し斜め方向としてバターニングされることが多い
。
第３図（ａ）に上記第２図（ｃ）に示される状態の平面
図を示し、第３図（ｂ）、（ｃ）に上記第２図（ｄ）に
示される状態の平面図を示す。
図を示し、第３図（ｂ）、（ｃ）に上記第２図（ｄ）に
示される状態の平面図を示す。
従来は、第３図に示される様に、Ｓｉ基板ｌのオリエン
テーションフラット１０は（１，１゜０）而として形成
されている。６ａ、６ｂは半導体装置の機能部分に関す
る段差パターンであり、６ｃは位置合せ認識のための段
差パターンである。該パターン６ｃはオリエンテーショ
ンフラットｔｏの面法線方向に対し４５度をな、す２つ
の直線部分からなる「＜」の字形状である。
テーションフラット１０は（１，１゜０）而として形成
されている。６ａ、６ｂは半導体装置の機能部分に関す
る段差パターンであり、６ｃは位置合せ認識のための段
差パターンである。該パターン６ｃはオリエンテーショ
ンフラットｔｏの面法線方向に対し４５度をな、す２つ
の直線部分からなる「＜」の字形状である。
しかして、気相結晶成長においては、（＋。
０．０）方向または（０，１，０）方向にパターン成長
速度が大きい。尚、該２つの方向のいずれが大成長速度
方向となるかは成長条件に応じて決まる。このため、第
３図（ｂ）の様に、へ方向が大成長速度方向である場合
には、気相結晶成長層７を形成すると、気相結晶成長に
ともない機能部分パターンの幅は殆ど成長せず気相結晶
成長の終了時には該成長層７の表面に形成される段差８
ａ、８ｂは上記段差６ａ、６ｂと正確に対応しているが
、位置合せ認識パターンのうちの一方の直線部分の幅が
次第に成長し気相結晶成長の終了時には該成長層７の表
面に形成される段差８ＣはＬ記段差６ｃとは正確には対
応しなくなる。また、第３図（ｃ）の様に、Ｂ方向が大
成長速度方向である場合も同様である。
速度が大きい。尚、該２つの方向のいずれが大成長速度
方向となるかは成長条件に応じて決まる。このため、第
３図（ｂ）の様に、へ方向が大成長速度方向である場合
には、気相結晶成長層７を形成すると、気相結晶成長に
ともない機能部分パターンの幅は殆ど成長せず気相結晶
成長の終了時には該成長層７の表面に形成される段差８
ａ、８ｂは上記段差６ａ、６ｂと正確に対応しているが
、位置合せ認識パターンのうちの一方の直線部分の幅が
次第に成長し気相結晶成長の終了時には該成長層７の表
面に形成される段差８ＣはＬ記段差６ｃとは正確には対
応しなくなる。また、第３図（ｃ）の様に、Ｂ方向が大
成長速度方向である場合も同様である。
従って、従来の方法では、気相結晶成長により位置合せ
認識パターンが変化するのでアライメントの精度を十分
に高めることは困難であった。
認識パターンが変化するのでアライメントの精度を十分
に高めることは困難であった。
そこで、本発明は、上記の様な従来技術の問題点を解決
して、正確なアライメントを可能とする半導体装置の製
造方法を提供することを目的とする。
して、正確なアライメントを可能とする半導体装置の製
造方法を提供することを目的とする。
Ｅ問題点を解決するための手段］
本発明によれば１以上の如き目的を達成するものとして
、 半導体基板の表面に所望のパターンにて段差を形成し更
にその上に気相結晶成長層を形成する工程を含む半導体
装置の製造方法において、上記パターンのうちの位置合
せ認識パターンを気相結晶成長における該パターンの成
長速度が大なる表面内方向に対し斜めになる様に設定す
ることを特徴とする、半導体装置の製造方法、 が提供される。
、 半導体基板の表面に所望のパターンにて段差を形成し更
にその上に気相結晶成長層を形成する工程を含む半導体
装置の製造方法において、上記パターンのうちの位置合
せ認識パターンを気相結晶成長における該パターンの成
長速度が大なる表面内方向に対し斜めになる様に設定す
ることを特徴とする、半導体装置の製造方法、 が提供される。
本発明方法においては、斜め角度が４５度近傍であるの
が好ましい。
が好ましい。
また、本発明方法においては、半導体基板のオリエンテ
ーションフラットの面法線方向を位置合せ認識パターン
に対し斜めに形成することができる。
ーションフラットの面法線方向を位置合せ認識パターン
に対し斜めに形成することができる。
更に１本発明方法においては１段差の形成を、半導体基
板表面に所望パターンのマスクを形成し、イオン打ち込
みまたは熱拡散を行ない、史に加熱処理し、続いて該加
熱処理で形成された酸化膜を除去することにより行なう
ことができる。
板表面に所望パターンのマスクを形成し、イオン打ち込
みまたは熱拡散を行ない、史に加熱処理し、続いて該加
熱処理で形成された酸化膜を除去することにより行なう
ことができる。
［実施例］
以下、図面を参照しながら本発明の具体的実施例を説明
する。
する。
本実施例において、段差パターン形成は−１ユ記第２図
に示される様にして行なわれる。
に示される様にして行なわれる。
即ち、先ず、比抵抗１０〜２０Ω・ｃｍのｐ型半導体（
Ｓｉ）基板［面方位（＋、０．０＞］ ｌの表面に厚
さ０．５〜２．０μｍ程度の５ｉ０２膜２を全面に形成
し、次に該膜上にレジスト層を形成する。該レジスト層
をバターニングしてマスクパターンを形成し、ＨＦ系エ
ツチング液を用いたエツチングで５ｉ０２膜２の露出部
を除去する。これにより第２図（ａ）に示される様に、
埋め込み層形成の所望位置において５ｉ０２膜２に開口
３が形成される。
Ｓｉ）基板［面方位（＋、０．０＞］ ｌの表面に厚
さ０．５〜２．０μｍ程度の５ｉ０２膜２を全面に形成
し、次に該膜上にレジスト層を形成する。該レジスト層
をバターニングしてマスクパターンを形成し、ＨＦ系エ
ツチング液を用いたエツチングで５ｉ０２膜２の露出部
を除去する。これにより第２図（ａ）に示される様に、
埋め込み層形成の所望位置において５ｉ０２膜２に開口
３が形成される。
次に、ｎ型不純物としてＡｓイオンをイオン打ち込みに
より半導体基板ｌの露出表面部にドーピングし、酸化性
雰囲気下で加熱処理する。ここで、イオン打ち込みの条
件は、ドーズｒｔｔｌＸ１０ ”〜Ｉ Ｘ １０ ”／
ｃ ｍ２．加速電圧３０〜９０ｋｅＶであり、また加
熱温度は９００〜１２００℃である。これにより、第２
図（ｂ）に示される様に、半導体基板１の露出表面が酸
化されて新たにＳ ｉ ０２膜４が形成され、該膜の下
方に高濃度不純物領域５が形成される。
より半導体基板ｌの露出表面部にドーピングし、酸化性
雰囲気下で加熱処理する。ここで、イオン打ち込みの条
件は、ドーズｒｔｔｌＸ１０ ”〜Ｉ Ｘ １０ ”／
ｃ ｍ２．加速電圧３０〜９０ｋｅＶであり、また加
熱温度は９００〜１２００℃である。これにより、第２
図（ｂ）に示される様に、半導体基板１の露出表面が酸
化されて新たにＳ ｉ ０２膜４が形成され、該膜の下
方に高濃度不純物領域５が形成される。
次に、ＦＩＦＨＦ系エツチング液いたエツチングで上記
Ｓ ｉ ０２膜２及びＳ ｉ ０２膜４を除去する。こ
れにより、第２図（Ｃ）に示される様に、１−記事導体
基板ｌの表面には高濃度不純物領域５と他の領域との境
界において、段停６が形成される。
Ｓ ｉ ０２膜２及びＳ ｉ ０２膜４を除去する。こ
れにより、第２図（Ｃ）に示される様に、１−記事導体
基板ｌの表面には高濃度不純物領域５と他の領域との境
界において、段停６が形成される。
その後、全面で気相結晶成長を行、なう。ここで、気相
結晶成長の条件は、ガス種： Ｓ ｉ ＨＣｌ３．５ｉ
ＣＩａ、５ｉｌ１２ＣＩ２．温度＝９５０〜１１５０℃
、圧カニ大気圧〜５０ＴＯｒｒ、成長速度： Ｏ，ｌ〜
１．５μｍ／ｍ ｉ ｎである。これにより、第２図（
ｄ）に示される様に、半導体基板表面に気相結晶成長層
７が形成される。該成長層の表面には１〕記基板１の表
面の段差６に対応して段差８が形成される。
結晶成長の条件は、ガス種： Ｓ ｉ ＨＣｌ３．５ｉ
ＣＩａ、５ｉｌ１２ＣＩ２．温度＝９５０〜１１５０℃
、圧カニ大気圧〜５０ＴＯｒｒ、成長速度： Ｏ，ｌ〜
１．５μｍ／ｍ ｉ ｎである。これにより、第２図（
ｄ）に示される様に、半導体基板表面に気相結晶成長層
７が形成される。該成長層の表面には１〕記基板１の表
面の段差６に対応して段差８が形成される。
かくして、高濃度不純物領域５として埋め込み層が形成
されたことになる。
されたことになる。
第１図（、ａ）は上記第２図（ｃ）に示される状態の平
面図であり、第１図（ｂ）、（ｃ）は上記第２図（ｄ）
に示される状態の平面図である。
面図であり、第１図（ｂ）、（ｃ）は上記第２図（ｄ）
に示される状態の平面図である。
本実施例においては、第１図に示される様に、Ｓｉ基＆
Ｉのオリエンテーションフラット１０は（１，Ｏ，Ｏ）
血として形成されている。６ａ。
Ｉのオリエンテーションフラット１０は（１，Ｏ，Ｏ）
血として形成されている。６ａ。
６ｂは半導体装置の機能部分に関する段差パターンであ
り、６Ｃは位置合せ認識のための段差パターンである。
り、６Ｃは位置合せ認識のための段差パターンである。
該パターン６Ｃはオリエンテーションフラット１０の面
法線方向に対し４５度をなす２つの直線部分からなる「
＜」の字形状である。
法線方向に対し４５度をなす２つの直線部分からなる「
＜」の字形状である。
しかして、気相結晶成長においては、（１゜０．０）方
向または（０，１，０）方向にパターン成長速度が大き
い。尚、該２つの方向のいずれが大成長速度方向となる
かは成長条件に応じて決まる。このため、第１図（ｂ）
の様に、へ方向が大成長速度方向である場合には、気相
結晶成長層７を形成すると、気相結晶成長にともない一
方の機能部分パターンの幅は次第に成長し気相結晶成長
の終了時には該成長層７の表面に形成される段差８ａは
上記段差６ａとは正確には対応しなくなるが、他方の機
能部分パターン及び位置合せ認識パターンの幅は殆ど成
長せず気相結晶成長の終了時には該成長層７の表面に形
成される段差８ｂ。
向または（０，１，０）方向にパターン成長速度が大き
い。尚、該２つの方向のいずれが大成長速度方向となる
かは成長条件に応じて決まる。このため、第１図（ｂ）
の様に、へ方向が大成長速度方向である場合には、気相
結晶成長層７を形成すると、気相結晶成長にともない一
方の機能部分パターンの幅は次第に成長し気相結晶成長
の終了時には該成長層７の表面に形成される段差８ａは
上記段差６ａとは正確には対応しなくなるが、他方の機
能部分パターン及び位置合せ認識パターンの幅は殆ど成
長せず気相結晶成長の終了時には該成長層７の表面に形
成される段差８ｂ。
８ｃは上記段差６ｂ、６ｃと正確に対応している。また
、第１図（ｃ）の様に、Ｂ方向が大成長速度方向である
場合には、気相結晶成長層７を形成すると、気相結晶成
長にともない一方の機能部分パターンの幅は次第に成長
し気相結晶成長の終了時には該成長層７の表面に形成さ
れる段差８ｂは上記段差６ Ｌ）とは正確には対応しな
くなるが、他方の機能部分パターン及び位置合せ認識パ
ターンの幅は殆ど成長せず気相結晶成長の終了時には該
成長層７の表面に形成される段差８ａ、８ｃは上記段差
６ａ、８ｃと正確に対応している。
、第１図（ｃ）の様に、Ｂ方向が大成長速度方向である
場合には、気相結晶成長層７を形成すると、気相結晶成
長にともない一方の機能部分パターンの幅は次第に成長
し気相結晶成長の終了時には該成長層７の表面に形成さ
れる段差８ｂは上記段差６ Ｌ）とは正確には対応しな
くなるが、他方の機能部分パターン及び位置合せ認識パ
ターンの幅は殆ど成長せず気相結晶成長の終了時には該
成長層７の表面に形成される段差８ａ、８ｃは上記段差
６ａ、８ｃと正確に対応している。
従って、本実施例によれば、アライメントのＩｔｌＪ度
を十分に高める（たとえばコ１差１μｍ以下）ことが可
能である。
を十分に高める（たとえばコ１差１μｍ以下）ことが可
能である。
尚、この様な効果を更に向上させるためには、半導体基
板の表面を結晶面に対しわずかに傾けておく（たとえば
４度程度）のが好ましい。
板の表面を結晶面に対しわずかに傾けておく（たとえば
４度程度）のが好ましい。
以上の様に半導体基板表面に対し結晶面を傾は且つオリ
エンテーションフラットを（＋、０゜０）とした場合に
得られた半導体装置におけるキャリア移動度と、半導体
基板表面に対し結晶面を傾けず且つオリエンテーション
フラットを（＋、１．０）とした場合に得られた従来の
半導体装置におけるキャリア移動度とを比較した。該比
較は、各基板、ヒにそれぞれＮ・−ＭＯＳトランジスタ
（ポリＳｉゲート）を作成して行なった。比較結果を第
１表に示す。
エンテーションフラットを（＋、０゜０）とした場合に
得られた半導体装置におけるキャリア移動度と、半導体
基板表面に対し結晶面を傾けず且つオリエンテーション
フラットを（＋、１．０）とした場合に得られた従来の
半導体装置におけるキャリア移動度とを比較した。該比
較は、各基板、ヒにそれぞれＮ・−ＭＯＳトランジスタ
（ポリＳｉゲート）を作成して行なった。比較結果を第
１表に示す。
第 １ 表
時に行なう例が示されているが１本発明は半導体基板表
面にそれ以外の方法で段差を形成する場合にも同様に適
用できる。
面にそれ以外の方法で段差を形成する場合にも同様に適
用できる。
［発明の効果］
以上、詳細に説明した様に、本発明によれば、゛Ｖ、導
体基板の表面に形成する位置合せ認識段差パターンの方
向を気相結晶成長における該パターンの成長速度が大な
る表面内方向に対し斜めになる様に設定するので、気相
結晶成長層表面には該位置合せ認識段差パターンに正確
に対応した段差パターンが形成され、かくして気相結晶
成長前に形成された各種パターンと気相結晶成長後に形
成する各種パターンとのアライメントを良好に行なうこ
とが可能となる。
体基板の表面に形成する位置合せ認識段差パターンの方
向を気相結晶成長における該パターンの成長速度が大な
る表面内方向に対し斜めになる様に設定するので、気相
結晶成長層表面には該位置合せ認識段差パターンに正確
に対応した段差パターンが形成され、かくして気相結晶
成長前に形成された各種パターンと気相結晶成長後に形
成する各種パターンとのアライメントを良好に行なうこ
とが可能となる。
第１表から分る様に、本発明実施例によっても従来例と
比較して移動度は殆ど低下せず、十分良好な特性の半導
体装置を得ることができる。
比較して移動度は殆ど低下せず、十分良好な特性の半導
体装置を得ることができる。
上記実施例では１段差の形成を埋め込み層形成
第１図は本発明方法の実施例における段差パターン形成
を示す平面図である。 第２図は半導体基板における段差パターン形成の−例を
示す図である。 第３図は従来の方法における段差パターン形成の一例を
示す平面図である。 半導体基板、 ４ ： Ｓ ｉ ０２膜、 高濃度不純物領域、 ６ａ、８ｂ、６ｃ：段差、 気相結晶成長層。 ８ａ、８ｂ、８ｃ：段差。
を示す平面図である。 第２図は半導体基板における段差パターン形成の−例を
示す図である。 第３図は従来の方法における段差パターン形成の一例を
示す平面図である。 半導体基板、 ４ ： Ｓ ｉ ０２膜、 高濃度不純物領域、 ６ａ、８ｂ、６ｃ：段差、 気相結晶成長層。 ８ａ、８ｂ、８ｃ：段差。
Claims (4)
- （１）半導体基板の表面に所望のパターンにて段差を形
成し更にその上に気相結晶成長層を形成する工程を含む
半導体装置の製造方法において、上記パターンのうちの
位置合せ認識パターンを気相結晶成長における該パター
ンの成長速度が大なる表面内方向に対し斜めになる様に
設定することを特徴とする、半導体装置の製造方法。 - （２）斜め角度が４５度近傍である、請求項１に記載の
半導体装置の製造方法。 - （３）半導体基板のオリエンテーションフラットの面法
線方向を位置合せ認識パターンに対し斜めに形成する、
請求項１または２に記載の半導体装置の製造方法。 - （４）段差の形成を、半導体基板表面に所望パターンの
マスクを形成し、イオン打ち込みまたは熱拡散を行ない
、更に加熱処理し、続いて該加熱処理で形成された酸化
膜を除去することにより行なう、請求項１〜３のいずれ
かに記載の半導体装置の製造方法。
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