JPH0287630A - Ｍｉｓ型電界効果トランジスタの製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ 本発明は、ＭＩＳ型電界効果トランジスタの製法に関す
る。 （従来の技術１ 従来、第３図を伴って次に述べるＭＩＳ型電界効果トラ
ンジスタの製法が提案されている。 すなわち、例えば単結晶Ｓｉでなり且つ例えばｎ型を有
する半導体基板１を予め用意する（第３図Ａ）。 そして、その半導体基板１上に、例えばＳ０２でなる比
較的薄い絶縁層２と、例えば多結晶Ｓ１またはアモルフ
ァス３ｉでなる導電性層３とをそれらの順に順次形成す
る（第３図Ｂ）。 次に、導電性層３上に、例えばフォトレジストでなるマ
スク層４を、上方からみて、導電性層３を２分するよう
に、形成する（第３図Ｃ）。 次に、導電性層３に対するマスク層４をマスクとするエ
ツチング処理によって、導電性層３から１、マスクＦＩ
Ｊ４下におけるゲート電極層５を形成ザる（第３図Ｄ）
。 次に、ゲート電極層５上からマスク層４を除去する（第
３図Ｅ）。 次に、絶縁層２上に、例えば５ｉｎ２でなる比較的厚い
絶縁層６を、ゲート電極層５を覆って堆積法によって、
形成する（第３図Ｆ）。 次に、絶縁層６及び２に対する反応性イオンエツチング
処理によって、絶縁層６から、ゲート電極層５の相対向
する側面上に、それぞれ延長している絶縁層７及び８を
形成するとともに、絶縁層２から、ゲート電極層５及び
絶縁層６及び７下におりるゲート絶縁層９を形成する（
第３図Ｇ）。 次に、半導体基板１に対し、ゲート電極層５及び絶縁層
７及び８をマスクとするｎ型不純物のイオン打込処理に
よって、半導（Ａ基板１内に、ぞの上面側から、ゲート
電極層５を挟んだ両位置において、ともにｎ型を有する
ソース領域１０及びドレイン領域１１を形成する（第３
図Ｈ）この場合、ソース領域１０及びドレイン領域１１
を、イオン打込処理時または（の後の半導体基板１に対
する加熱処理を施すことによって、活性化されているも
のとして得るか、またはそのような加熱処理を施さずに
、実質的に活性化されていなものとして得る。 次に、ゲート電極層５、ソース領域１０及びドレイン領
域１１上に、ゲート電極層１２、ソース電極層１３及び
ドレイン電極層１４をそれぞれ形成する（第３図Ｉ）。 この場合、ゲート電極１ｉ１１２、ソース電極層１３及
びドレイン電極層１４を、ゲート電極層５、ソース領域
１０及びドレイン領域１１上に、それぞれ例えばタング
ステン、モリブデンなどの金属を選択的に堆積させるこ
とによって、ともに上述した金属でなる金ＩＩ層として
得るか、または、ゲート電極層５、ソー、ス領域１０及
びドレイン領域１１上に連続して、上述した金属を堆積
させ、次で熱処理を施すことによって、金属１１を積層
のゲート電極層５、ソース領域１０及びドレイン領域１
１上の領域をシリサイド化させ、次に、金属堆積層の絶
縁層７及び８上の領域をエツチング処理によって除去す
ることによって、上述した金属のシリサイド化された金
属シリサイド層として１ｑる。 また、ゲート電極層１２、ソース電極層１３及びドレイ
ン電極層１４を、ソース領域１０及びドレイン領域１１
が活性化されている状態から、上述した金属層として形
成する場合は、金属層の形成時及び形成後のいずれにお
いても、半導体基板１に対する熱処理を特段に施す必要
がなく、また、ゲート電極層１２、ソース電極層１３及
びドレイン電極層１４を、ソース領域１０及びドレイン
領域１１が活性化されている状態から、上述した金属シ
リサイド層として形成する場合は、その金属シリサイド
層の形成時、半導体基板１に対する熱処理を施している
ので、金属シリサイド層の形成時及び形成後のいずれに
おいても、半導体基板１に対する熱処理を特段に施す必
要がないが、ゲート電極層１２、ソース電極層１３及び
ドレイン電極層１４を、ソース領域１０及びドレイン領
域１１が活性化されていない状態から、上述した金属層
として形成づる場合、その金属層の形成時に、半導体基
板１に対する熱処理を施しておくことによって、または
、金属層を形成して後、半導体基板１に対する熱処理を
施すことによって、ソース領域１０及びドレイン領域１
１を活性化されているものとして得る。 以上が、従来提案されているＭＩＳ型電界効果トランジ
スタの製法である。 第３図に示す従来のＭＩＳ型電界効果ｌ・ランジスタの
製法によって製造されるＭＩＳ型電界効果トランジスタ
（第３図■）は、ＭＩＳ型電界効果トランジスタとして
の礪能を呈することは明らかであるが、ソース領域１０
及びドレイン領域１１が、半導体基板１に対するゲート
電極層５だけをマスクとづ”るのではなく、ゲート電極
層５の相対向する側面に形成された絶縁層７及び８を含
めたゲート電極層５及び絶縁層７及び８をマスクとする
ｎ型不純物のイオン打込処理によって形成されているの
で、ソース領域１０及びドレイン領域１１が、それらの
相対向する側端をゲート電極層５の相対向する側面下よ
りも内側に不必要に延長させることなしに形成されてい
る。 このため、ＭＩＳ型電界効果トランジスタとしての機能
を良好な特性で呈する。 また、第３図で上述したＭＩＳＰ！：！電界効果トラン
ジスタの製法によれば、ソース領域１０及びドレイン領
域１１を、上述したように、それらの相対向する側端が
ゲート電極層５の相対向する側面下よりも内側に不必要
に延長することなしに形成することができるので、ＭＩ
Ｓ型電界効果トランジスタを１．良好な特性を有するも
のとして製造することができる。 【発明が解決しようとする課題】 しかしながら、第３図に示り従来のＭＩＳ型電界効果ト
ランジスタの製法の場合、半導体基板１上に形成された
絶縁層２上に、絶縁層６を、ゲート電極層５を覆って形
成する工程（第３図Ｆ）の後、その絶縁層６に対する反
応性イオンエツチング処理によって、絶縁層６から、ゲ
ート電極層５の相対向する側面上にそれぞれ延長してい
る絶Ｂ層７及び８を形成するとともに、絶縁層２から、
ゲート電極層５下におけるグー１〜絶縁層９を形成する
工程（第３図Ｇ）において、ゲート電極層５にピンホー
ルを有−している場合、反応性イオンエツチング処理に
用いているイオンまたはそのラジカルが、ゲート電極層
５のピンホールを通って、絶縁層２のゲート電極層５下
の領域を照射し、このため、ゲート絶縁層９が、ビンボ
ールや、脆弱点を有するものとして形成され、よって、
ゲート絶縁ＦＪ９が低い耐圧しか有しないものとして形
成される、というおそれを有していた。 従って、ＭＩＳ型電界効果トランジスタが、ゲート耐圧
の低いものとして製造されるおそれを有していた。 また、半導体基板１に対するゲート電極層５及び絶縁層
７及び８をマスクとするｎ型不純物のイオン打込処理に
よって、半導体基板１内に、その上面側から、ソース領
域１０及びドレイン領域１１をを形成する工程（第３図
Ｈ）の後、ゲート電極層５、ソース領域１０及びドレイ
ン領域１１上に、ゲート電極層１２、ソース電極層１３
及びドレイン電極層１４をそれぞれ形成する工程（第３
図■）において、絶縁層７上に、ゲート電極層１２及び
ソース電極層１３の材料でなる層が、ゲート電極層１２
及びソース電極［１３間にそれらを短１８？１′るよう
に延長して形成されるとともに、絶縁層８上にも、ゲー
ト電極層１２及びドレイン電極層１４の材料でなる層が
、ゲート電極層１２及びドレイン電極層１４間にそれら
を短絡するように延長して形成される、というおそれを
有していた。 従って、ＭＩＳ型電界効果トランジスタが、ＭｒＳ型電
界効果トランジスタとしての機能を有しないものとして
製造される、というおそれを有していた。 よって、本発明は上述した欠点のない、新規なＭＩＳ型
電界効果トランジスタを提案せんとするものである。 【課題を解決するための手段１ 本願第１番目の発明によるＭ　ｒ　ｓ　ｒｒ′：電界効
果トランジスタの製法は、次に述べる工程を有する。 すなわら、■第１の導電型を有する半導体基板上に、比
較的薄い第１の絶縁層と、導電性層と、窒化物層とをそ
れらの順に順次形成する工程と、■上記窒化物層上に、
第１のマスク層を形成する工程と、■上記窒化物層に対
する上記第１のマスク層をマスクとした第１のエツチン
グ処理によって、上記窒化物から、上記第１のマスク層
下における第２のマスク層を形成する工程と、■上記導
電性層に対する上記第１及び第２のマスク層をマスクと
する第２のエツチング処理によって、上記導電性層から
、上記第２のマスク層下における第１のゲート電極層を
形成する工程と、■上記第２のマスク層上から、上記第
１のマスク層を除去して後、上記半導体基板上に、比較
的厚い第２の絶縁層を、上記第１の絶縁層、上記第１の
ゲート電極層及び上記第２のマスク層を覆って形成する
工程と、■上記第１及び第２の絶縁層に対する反応性イ
オンエツチング処理によって、上記第２の絶縁層から、
上記第１のゲート電極層及び上記第２のマスク層の相対
向する側面上にそれぞれ延長している第３及び第４の絶
縁層を形成するとともに、上記第１の絶縁層から、上記
第１のゲート電極層及び上記第３及び第４の絶縁層下に
おけるゲート絶縁層を形成する工程と、■上記半導体基
板に対する上記第２のマスク層、上記第３及び第４の絶
縁層をマスクとする第１の導電型とは逆の第２の導電型
を与える不純物のイオン打込処理によって、上記半導体
基板内に、その上面側から、上記第１のゲート電極層を
挟んだ両位置において、第１の導電型を右するソース領
域及びドレイン領域を形成する工程と、■上記第１のゲ
ート電極層上から、上記第２のマスク層を除去して後、
上記第１のグー１〜電極層、上記ソース用イオン打込領
域及びドレイン用イオン打込領域上に、第２のゲー１へ
電極層、ソース電極層及びドレインＩｆ　ＩＵ　ｌをそ
れぞれ形成する工程どを有する。 また、本願第２番目の発明によるＭＩＳ型電界効果１〜
ランジスタの製法は、次に述べる工程を有する。 すなわち、本願第１番目の発明によるＭＩＳ型電界効果
トランジスタの製法における、上述した半導体基板内に
ソース領域及びドレイン領域を形成する工程をとって後
、■上記第２のマスク層上から、上記第１のマスク層を
除去して後、上記第１のゲート電極層に対する上記第２
のマスク層をマスクとする熱処理によって、上記第１の
ゲート電極層の相対向する側面土に、第２及び第３の絶
縁層を形成する工程と、■上記半導体基板上に、比較的
厚い第４の絶縁層を、上記第１、第２及び第３の絶縁層
、上記第１のゲート電極層及び上記第２のマスク層を覆
って形成する工程と、■上記第１及び第４の絶縁層に夕
・１η−る反応性イオンエツチング処理によって、上記
第４の絶縁層から、上記２及び第３の絶縁層の外側Ｆ及
び上記第２のマスク層を相対向する側面上にそれぞれ延
長している第５及び第６の絶縁層を形成するとともに、
上記第１の絶縁層から、上記第１のグー１〜電極層及び
上記第２、第３、第５及び第６の絶縁層下におけるゲー
ト絶縁層を形成する工程と、■上記半導体基板に対する
上記第２のマスク位、上記第２、第３、第５及び第６の
絶縁層をマスクとする第１の導電型とは逆の第２の導電
型を与える不純物のイオン打込処理によって、上記半導
体基板内に、その上面側から、上記第１のグー１−電極
層を挟んだ両位置において、第１の導電型を有するソー
ス領域及びドレイン領域を形成する工程と、■上記第１
のゲート電極層上から、上記第２のマスク層を除去して
後、上記第１のゲート電極層、上記ソース用イオン打込
領域及びドレイン用イオン打込領域上に、第２のゲート
電ＶＭＩＵ、ソース電極層及びドレイン電極層をそれぞ
れ形成する工程とを右づる。 【作用・効果１ 本願第１番目の発明及び本願第２番目の発明によるＭＩ
Ｓ型電界効果トランジスタの製法によって製造されるＭ
ＩＳ型電界効果トランジスタは、第３図で上述した従来
のＭＩＳ型電界効果トランジスタの製法によって製造さ
れるＭＩＳ型電界効果トランジスタの場合と同様に、Ｍ
ＩＳ型電界効果トランジスタとしての義能を呈すること
は明らかであり、また、ソース領域及びドレイン領域が
第３図で上述した従来のＭＩＳ型電界効果トランジスタ
の製法の場合に準じて形成されるので、ソース領域及び
ドレイン領域が、それらの相対向する側端をゲート電極
層の相対自重る側面下よりも内側に不必要に延長させる
ことなしに形成されているので、ＭＩＳ型電界効果トラ
ンジスタとしての機能を良好な特性で呈する。 また、本願第１番目の発明及び本願第２番目の発明によ
るＭｒＳ型電界効果トランジスタの製法によれば、第３
図で上述した従来のＭＩＳ型電界効果トランジスタの製
法の場合と同様に、ソース領域及びドレイン領域を、上
述したように、それらの相対向する側端がゲート電極層
の相対向する側面下よりも内側に不必要に延長りること
なしに、形成することができるので、ＭｒＳ型電界効果
トランジスタを、良好な特性を有するものとして製造す
ることができる。 しかしながら、本願第１番目の発明及び本願第２番目の
発明によるＭＩＳ型電界効果トランジスタの製法の場合
、半導体基板上に形成された第２のＩ８縁層上に、比較
的厚い絶縁層（本願第１番目の発明によるＭＸＳ型電界
効果１ヘランジスタの製法の場合、第２の絶縁層、本願
第２番目の発明によるＭＩＳ型電界効果１ヘランジスタ
の製法の場合、第４の絶縁層）を、第２のマスク層を覆
って形成する工程の後、その絶縁層に対する反応性イオ
ンエツヂング処理によって、その絶縁層から、第２のマ
スク層の相対向する側面上に延長している絶縁層（木願
第１番目の発明によるＭＩＳ型電界効果トランジスタの
製法の場合、第３及び第４の絶縁層、本願第２番目の発
明によるＭｒＳ型電界効果１〜ランジスタの製法の場合
、第５及び第６の絶縁層）を形成するとともに、第１の
絶縁層からゲート絶縁層を形成する工程において、その
反応性イオンエッヂング処理が第２のマスク層をマスク
として行われるので、ゲート電極層にピンホールを右で
する場合でも反応性イオンエツチング処理に用いている
イオンまたはそのラジカルによって、第１の絶縁層が照
射されないので、ゲート絶縁層が、第３図で上述した従
来のＭＩＳ型電界効果トランジスタの場合に比し、高い
耐圧を有づるものとして形成される。 従って、ＭＩＳ型電界効果トランジスタを、ゲート耐圧
の高いｂのとして製造することができる。 また、本願第１番目の発明及び木ｇｔ第２番目の発明に
よるＭＩＳ型電界効果１−ランジスタの製法によれば、
半導体基板内に、ソース領域及びドレイン領域を形成し
て後、グー１〜電極、ソース領域及びドレイン領域上に
１、ゲート電極層、ソース電ｉ層及びドレイン電極層を
それぞれ形成する工程において、それらゲート電極層、
ソース電極層及びドレイン電極層が、ゲート電極層及び
ソース電極層間、及びゲート電極層及びドレイン電１（
ｉ層間を短絡して形成されるおそれが、第３図で上述し
た従来のｌｖｌ　ｌ　Ｓ型電界効宋トランジスタの製法
の場合にｉｔ　Ｌ、　！８段的に少なく、よって、ＭＩ
Ｓ型電界効果トランジスタを歩留り良く、容易に製造（
Ｊることかできる。 （実施例１］ 次に、第１図を伴って本願第１番目の発明によるＭＩＳ
型電界効果トランジスタの製法の実施例を述べよう。 第１図において、第３図との対応部分には同一符号を付
して詳細説明を省略ケる。 第１図に示す本願第１番目の発明によるＭＩＳ型電界効
果トランジスタの製法（３１、次に述べる順次の工程を
有する。 ずなわ）５、第３図で上述した従来のＭＩＳ型電界効果
１−ランジスタの製法の場合と同様に、例えば単結晶Ｓ
１でなり且つ例えばｎ型を有する半導体基板１を予め用
意する（第１図Ａ）。 そして、その半導体基板１上に、例えばＳ０２でなる比
較的薄く絶縁層２と、例えば多結晶Ｓ１またはアモルフ
ァス３ｉでなる導電性層３と、例えば窒化シリコンでな
る窒化物層２１とをそれらの順に順次形成する（第１図
８〉。 次に、窒化物層２１上に、例えばフォトレジストでなる
マスク層４を、上方からみて、導電性層３を２分するよ
うに、形成する（第１図Ｃ）次に、窒化物層２１に対す
るマスク層４をマスクとするエツチング処理によって、
窒化物層２１から、マスク層４下における他のマスク層
２２を形成する（第１図Ｄ）。 次に、導電性層３に対するマスク層４及び２２をマスク
とするエツチング処理によって、導電性層３から１、マ
スク層２２下におけるゲート電極層５を形成する（第１
図Ｅ）。 次に、ゲート電極層５上からマスク育４を除去する（第
３図Ｅ）ａ 次に、絶縁層２上に、例えば３　ｉ　Ｑ２でなる比較的
厚い絶縁層６を、マスク層２２及びゲート電極層５を覆
って、ＩＫ積法によって、形成する（第１図Ｇ）。 次に、絶縁層６及び２に対する反応性イオンエツチング
処理によって、絶縁層６から、マスク層２２及びゲート
電極層５の相対向する側面上に、それぞれ延長している
絶縁層７及び８を形成ザるとともに、絶縁層２から、グ
ー１〜電極層５及び絶縁層６及び７ＦにＪ５けるゲート
絶縁層９を形成する（第１図１−１）。 次に、半導体基板１に対する、マスク層２２及び絶縁層
７及び８をマスクとするｎ型不純物のイオン打込処理に
Ｊ：って、半導体基板１内に、その上面側から、ゲート
電極層５を挟んだ両位置において、ともにｎ型を有する
ソース領域１０及びドレイン領域１１を形成する（第１
図■）この場合、ソース領域１０及びドレイン領域１１
を、イオン打送込理時またはその１りの半導体基板１に
対する加熱処理を施すことによって、活性化されている
ものとして得るか、またはそのような加熱処理を施さず
に、実質的に活性化されていないものとして得る。 次に、ゲート電極層５上からマスク層２２を除去して後
、ゲート電極層５、ソース領域１０及びドレイン領域１
１上に、ゲート電極層１２、ソース電極層１３及びドレ
イン電極層１４をそれぞれ形成する（第１図Ｊ）。 この場合、グー１〜電４ＩＩｉ層１２、ソース電極層１
３及びドレイン電極層１４を、ゲート電極層５、ソース
領域１０及びドレイン領域１１上に、それぞれ例えばタ
ングステン、しリブデンなどの金属を選択的に１「積さ
せることによって、ともに上述した金属でなる金属層と
して得るか、または、ゲート電極層５、ソース領域１０
及びドレイン領１４１１上に連続して、上述した金属を
１ｆＣ積させ、次で熱処理を施すことによって、金属Ｘ
ｔ積層のグー１−電極層５、ソース領域１０及びドレイ
ン領域１１上の領域をシリサイド化させ、次に、金属１
「積層の絶縁層７及び８上の領域をエツチング処理によ
って除去することにＪ、って、上述した金属のシリサイ
ド化された金属シリサイド層として得る。 また、ゲート電極層１２、ソース電極層１３及びドレイ
ン電極層１４を、ソース領域１０及びドレイン領域１１
が活性化されている状態から、上述した金属層として形
成する場合は、金属層の形成時及び形成後のいずれにお
いても、半導体基板１に対する熱処理を特段に施づ必用
がなく、また、ゲート？Ｉ２極層１２、ソース電極層１
３及びドレイン電極層１／４を、ソース領域１０及びド
レイン領域１１が活性化されている状態から、上述した
金属シリサイド層として形成する場合は、その金属シリ
サイド層の形成時、半導体基板１に対する熱処理を施し
ているので、金属シリサイド層の形成時及び形成後のい
ずれに１おいて乙、半導体基板１に対する熱処理を特段
に施ず必要がないが、ゲート電極層１２、ソース電極層
１３及びドレイン電極層１４を、ソース領域１０及びド
レイン領域１１が活性化されていない状態から、上述し
た金属層として形成する場合、その金属層の形成時に、
半導体基板１に対する熱処理を施しておくことによって
、または、金属層を形成して後、半導体基板１に対する
熱処理を茄すことによって、ソース領域１０及びドレイ
ン領域１１を活性化されているものとして得る。 以上が、本願第１番目の発明によるＭＩＳ型電界効果ト
ランジスタの製法の実施例である。 このような本願第１番目の発明によるＭＩＳ型電界効果
トランジスタの製法の実施例によれば、［作用・効果］
の項で述べたところから明らかであるので、詳細説明を
省略するが、【作用・効果１の項で）ホベた優れた作用
効果が（７られる。 また、本願第１番目の発明によるＭＩＳ型電界効果トラ
ンジスタの製法の場合、ゲート電極層１２が、ゲート電
４ｉｉ層５上に絶縁層７及び８によって制限されて形成
されるので、ゲート電極層１２、ソース電極層１３及び
ドレイン電極層１４を、短絡づるＡ３それなしに、容易
に形成りることができる。 【実施例２ｊ 次に、第２図を伴って本願第２番目の発明によるＭＩＳ
型電界効果トランジスタの製法の実施例を述べよう。 第２図において、第１図どの対応部分には同一符号をイ
リして詳細説明を省略する。 第２図に示す本願第２番目の発明によるＭＩＳ型電界効
果トランジスタの製法は、ｆｆ１１図で上）ホした本願
第１番目の発明によるＭＩＳ型電界効果トランジスタの
製法にＪ５いて、ゲー１へ電極層５」−にマスク層２２
を形成する工程（第１図Ｆ）をとってｔ（、絶縁層２上
に、比較的厚い絶縁層６を、マスク層２２を覆って形成
する工程（第１図Ｇ）をとる前において、ゲート電極層
５に対するマスク層２２をマスクとづる熱処理によって
、ゲート電ＮＡ層５の相対向づる側面上に、絶縁層２３
及び２４を形成づる工程（第２図Ｂ）を打することを除
いて、第１図で上述した本願第１番目の発明によるＭＩ
Ｓ型電界効果１−ランジスタの製法に準じた工程を有す
る。 イＴｔｊ３、第２図Ａ、第２図ＣＳＤ、Ｅ、Ｆ及びＧの
工程は、第１図Ｆ、Ｇ、Ｈ，Ｉ及びＪにそれぞれ対応し
ている工程である。 以上が、本願第２番目の発明によるＭＩＳ型電界効果ト
ランジスタの製法の実施例である。 このような本願第２番目の発明によるＭＴＳ型電界効果
トランジスタの製法によっても、第１図で上述した本願
第１番目の発明によるＭＩＳ型電界効果トランジスタの
製法と同様の作用・効果が１ｑられることは明らかであ
ろう。 な、ｊ３、本願第２番目の発明によるＭＩＳ型電界効果
トランジスタの製法の場合、絶縁層２３及び２／′Ｉの
形成時、その厚さを所望に応じて厚く形成づることがで
きるので、グー１〜電極層１２、ソース電極層１３及び
ドレイン電極層１４を、短絡するＪ３それなく、より容
易に形成することができる。 なお、上述においては、本発明によるＭｒＳ型電界効果
トランジスタの僅かな実施例を示したに過ぎず、本発明
精神を脱することなしに、種々の変型、変更をなし得る
であろう。

【図面の簡単な説明】

第１図は、本願第１番目の発明によるＭＩＳ型電界効果
１〜ランジスタの製法の実施例を承り順次の工程におけ
る路線的断面図である。 第２図は、本願第２番目の発明によるＭＩＳ型電界効果
トランジスタの製法の実施例を示す順次の工程における
路線的断面図である。 第３図は、従来のＭＩＳ型電界効果トランジスタの製法
を示す順次の工程における路線的断面図である。 １・・・・・・・・・半導体基板 ２・・・・・・・・・絶縁層 ３・・・・・・・・・導電性層 ４・・・・・・・・・マスク層 ５・・・・・・・・・ゲート電極層 ６・・・・・・・・・絶縁層 ７・・・・・・・・・絶縁層 ８・・・・・・・・・絶縁層 ９・・・・・・・・・ゲート絶縁層 １０・・・・・・・・・ソース領域 １１・・・・・・・・・ドレイン領域 １２・・・・・・・・・ゲート電極層 ７３・・・・・・・・・ソース電極層 １４・・・・・・・・・ドレイン電極層２１・・・・・
・・・・窒化物層 ２２・・・・・・・・・マスク層 ２３、２４ ・・・・・・・・・絶縁層

Claims (1)

1. 【特許請求の範囲】 １、第１の導電型を有する半導体基板上に、比較的薄い
   第１の絶縁層と、導電性層と、窒化物層とをそれらの順
   に順次形成する工程と、上記窒化物層上に、第１のマス
   ク層を形成 する工程と、 上記窒化物層に対する上記第１のマスク層 をマスクとした第１のエッチング処理によつて、上記窒
   化物から、上記第１のマスク層下における第２のマスク
   層を形成する工程と、上記導電性層に対する上記第１及
   び第２の マスク層をマスクとする第２のエッチング処理によつて
   、上記導電性層から、上記第２のマスク層下における第
   １のゲート電極層を形成する工程と、 上記第２のマスク層上から、上記第１のマ スク層を除去して後、上記半導体基板上に、比較的厚い
   第２の絶縁層を、上記第１の絶縁層、上記第１のゲート
   電極層及び上記第２のマスク層を覆つて形成する工程と
   、 上記第１及び第２の絶縁層に対する反応性 イオンエッチング処理によつて、上記第２の絶縁層から
   、上記第１のゲート電極層及び上記第２のマスク層の相
   対向する側面上にそれぞれ延長している第３及び第４の
   絶縁層を形成するとともに、上記第１の絶縁層から、上
   記第１のゲート電極層及び上記第３及び第４の絶縁層下
   におけるゲート絶縁層を形成する工程と、 上記半導体基板に対する上記第２のマスク 層、上記第３及び第４の絶縁層をマスクとする第１の導
   電型とは逆の第２の導電型を与える不純物のイオン打込
   処理によつて、上記半導体基板内に、その上面側から、
   上記第１のゲート電極層を挟んだ両位置において、第１
   の導電型を有するソース領域及びドレイン領域を形成す
   る工程と、 上記第１のゲート電極層上から、上記第２ のマスク層を除去して後、上記第１のゲート電極層、上
   記ソース用イオン打込領域及びドレイン用イオン打込領
   域上に、第２のゲート電極層、ソース電極層及びドレイ
   ン電極層をそれぞれ形成する工程とを有することを特徴
   とするＭＩＳ型電界効果トランジスタの製法。 ２、第１の導電型を有する半導体基板上に、比較的薄い
   第１の絶縁層と、導電性層と、窒化物層とをそれらの順
   に順次形成する工程と、上記窒化物層上に、第１のマス
   ク層を形成 する工程と、 上記窒化物層に対する上記第１のマスク層 をマスクとした第１のエッチング処理によつて、上記窒
   化物から、上記第１のマスク層下における第２のマスク
   層を形成する工程と、上記導電性層に対する上記第１及
   び第２の マスク層をマスクとする第２のエッチング処理によつて
   、上記導電性層から、上記第２のマスク層下における第
   １のゲート電極層を形成する工程と、 上記第２のマスク層上から、上記第１のマ スク層を除去して後、上記第１のゲート電極層に対する
   上記第２のマスク層をマスクとする熱処理によつて、上
   記第１のゲート電極層の相対向する側面上に、第２及び
   第３の絶縁層を形成する工程と、 上記半導体基板上に、比較的厚い第４の絶 縁層を、上記第１、第２及び第３の絶縁層、上記第１の
   ゲート電極層及び上記第２のマスク層を覆って形成する
   工程と、 上記第１及び第４の絶縁層に対する反応性 イオンエッチング処理によつて、上記第４の絶縁層から
   、上記２及び第３の絶縁層の外側上及び上記第２のマス
   ク層を相対向する側面上にそれぞれ延長している第５及
   び第６の絶縁層を形成するとともに、上記第１の絶縁層
   から、上記第１のゲート電極層及び上記第２、第３、第
   ５及び第６の絶縁層下におけるゲート絶縁層を形成する
   工程と、 上記半導体基板に対する上記第２のマスク 層、上記第２、第３、第５及び第６の絶縁層をマスクと
   する第１の導電型とは逆の第２の導電型を与える不純、
   物のイオン打込処理によって、上記半導体基板内に、そ
   の上面側から、上記第１のゲート電極層を挟んだ両位置
   において、第１の導電型を有するソース領域及びドレイ
   ン領域を形成する工程と、 上記第１のゲート電極層上から、上記第２ のマスク層を除去して後、上記第１のゲート電極層、上
   記ソース用イオン打込領域及びドレイン用イオン打込領
   域上に、第２のゲート電極層、ソース電極層及びドレイ
   ン電極層をそれぞれ形成する工程とを有することを特徴
   とするＭＩＳ型電界効果トランジスタの製法。