JPH0324731A - 半導体装置 - Google Patents
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- polycrystalline silicon
- bonding
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多層電極構造における半導体装置に関する。
（従来の技術）
最近では半導体装置のボンディングワイヤに関し、低コ
ストで細線化でき、Ａｕ線と同等の耐溶断電流特性を持
っているＣｕ線が使われることがある。またＣｕ線はＡ
ｕ線よりも硬度が高いためボンディング領域直下の半導
体基板面にボンディング●ダメージを与えることがある
。
ストで細線化でき、Ａｕ線と同等の耐溶断電流特性を持
っているＣｕ線が使われることがある。またＣｕ線はＡ
ｕ線よりも硬度が高いためボンディング領域直下の半導
体基板面にボンディング●ダメージを与えることがある
。
以下、従来例における半導体装置の電極部を第３図を用
いて説明する。
いて説明する。
まず、半導体基板（２０１）主表面にベース層（２０２
）が形成されており、このベース層（２０２）主表面に
はエミッタ層（２０３）が形威されている。ベース層（
２０２） 、及びエミッタ層（２０３）が形成されてい
る半導体基板（２０１）上にはエミッタ層（２０３）上
の一部、及びベース層（２０２）上の一部を除いて酸化
膜（２０４）が形成されている。次に酸化膜（２０４）
により形成された凹凸形状を有する半導体基板（２０１
）上に酸化膜（２０４）上の一部を除いてＡｌ膜（２０
Ｂ）が形成されている。酸化膜＜２０４）上、及びＡｌ
膜（２０Ｂ）上にはボンディング領域（２０５）を除い
て表面保護膜として例えばシリコン窒化膜（２０９）が
形戊されている。ボンディング領域（２０５）上にはＣ
ｕ線から成るボンディング・ワイヤ（２１０）が接続さ
れている。
）が形成されており、このベース層（２０２）主表面に
はエミッタ層（２０３）が形威されている。ベース層（
２０２） 、及びエミッタ層（２０３）が形成されてい
る半導体基板（２０１）上にはエミッタ層（２０３）上
の一部、及びベース層（２０２）上の一部を除いて酸化
膜（２０４）が形成されている。次に酸化膜（２０４）
により形成された凹凸形状を有する半導体基板（２０１
）上に酸化膜（２０４）上の一部を除いてＡｌ膜（２０
Ｂ）が形成されている。酸化膜＜２０４）上、及びＡｌ
膜（２０Ｂ）上にはボンディング領域（２０５）を除い
て表面保護膜として例えばシリコン窒化膜（２０９）が
形戊されている。ボンディング領域（２０５）上にはＣ
ｕ線から成るボンディング・ワイヤ（２１０）が接続さ
れている。
上記構成によればＣｕ線から成るボンディング・ワイヤ
（２１０）をＡｌ膜（２０８）の電極上にボンディング
していることにより、ボンデイング時の衝撃をボンディ
ング領域（２０５）直下の半導体基板（２０１）面がう
けることになる。Ｃｕ！ＩはＡｕ線よりも硬度が高いこ
とからボンディング時の荷重等を強くしなければならず
、このため半導体基板（２０１）面にボンディングダメ
ージによるクラツクが発生してしまうという問題が起こ
ることがある。
（２１０）をＡｌ膜（２０８）の電極上にボンディング
していることにより、ボンデイング時の衝撃をボンディ
ング領域（２０５）直下の半導体基板（２０１）面がう
けることになる。Ｃｕ！ＩはＡｕ線よりも硬度が高いこ
とからボンディング時の荷重等を強くしなければならず
、このため半導体基板（２０１）面にボンディングダメ
ージによるクラツクが発生してしまうという問題が起こ
ることがある。
また、この問題を解決するためにＡＪ膜とＴｉ，Ｃ ｒ
，Ｖ，Ｍｏ，Ｗ等の八４膜より硬度の高い金属膜とを２
層にした電極を用いて金属膜によりボンディング時の衝
撃を緩和させるという方法も考えられている。しかしな
がら、この電極配線を加工する場合には各々の金属材料
によりエッチング方法が異なるため選択エッチングが困
難となってしまうことや、各々の金属材料によるエッチ
ングの進行の割合が異なるため微細パターンを必要とす
る半導体装置の加工には寸法精度の制御が困難となると
いう問題が起こってしまう。
，Ｖ，Ｍｏ，Ｗ等の八４膜より硬度の高い金属膜とを２
層にした電極を用いて金属膜によりボンディング時の衝
撃を緩和させるという方法も考えられている。しかしな
がら、この電極配線を加工する場合には各々の金属材料
によりエッチング方法が異なるため選択エッチングが困
難となってしまうことや、各々の金属材料によるエッチ
ングの進行の割合が異なるため微細パターンを必要とす
る半導体装置の加工には寸法精度の制御が困難となると
いう問題が起こってしまう。
（発明が解決しようとする課題）
以上詳述したように従来においては、ＣｕｖＡ等の硬度
の高いボンディング・ワイヤを用いて電極であるＡＪＭ
上にボンディングを施すことからＡｉ膜下の半導体基板
面にクラックが発生するという問題が起こっていた。
の高いボンディング・ワイヤを用いて電極であるＡＪＭ
上にボンディングを施すことからＡｉ膜下の半導体基板
面にクラックが発生するという問題が起こっていた。
また、これを解決するために電極配線を多層構造としボ
ンディング時の衝撃を緩和させるという方法も考えられ
ているが電極配線の微細パターンを加工することが困難
となっていた。
ンディング時の衝撃を緩和させるという方法も考えられ
ているが電極配線の微細パターンを加工することが困難
となっていた。
本発明においてはボンディング領域の電極配線を多層構
造とし第１のＡＪ２膜と第２のＡ℃膜の間に、多結晶シ
リコン膜を介したことによりＡＪ膜下の半導体基板面の
クラックを防ぎ、電極配線の微細パターンの加工が容易
にできることを目的とする。
造とし第１のＡＪ２膜と第２のＡ℃膜の間に、多結晶シ
リコン膜を介したことによりＡＪ膜下の半導体基板面の
クラックを防ぎ、電極配線の微細パターンの加工が容易
にできることを目的とする。
［発明の構威］
（課題を解決するための手段）
本発明によれば凹凸形状を有する半導体基板上に形成さ
れた第１のＡｌ膜と、前記第１のＡｎ膜上に形成された
多結晶シリコン膜と、前記多結晶シリコン・膜上に形成
された第２のＡｌ膜とを具備し、前記第１のＡＪ膜の膜
厚を０．２μから０．９μまでの範囲とし前記多結晶シ
リコン膜の膜厚を０．１μから０．４μまでの範囲とし
たことを特徴とする半導体装置を提供する。
れた第１のＡｌ膜と、前記第１のＡｎ膜上に形成された
多結晶シリコン膜と、前記多結晶シリコン・膜上に形成
された第２のＡｌ膜とを具備し、前記第１のＡＪ膜の膜
厚を０．２μから０．９μまでの範囲とし前記多結晶シ
リコン膜の膜厚を０．１μから０．４μまでの範囲とし
たことを特徴とする半導体装置を提供する。
（作 用）
上記構戊によれば電極を多層電極とし第１のＡｌ膜と第
２のＡＪ膜の間に多結晶シリコン膜を介したことにより
、Ｃｕ線等の硬度の高いワイヤ・ボンディングを領域上
に施してもボンディング領域下の半導体基板面が受ける
ボンディング等の衝撃を緩和することができる。また、
多結晶シリコン膜を用いたことにより選択エッチングが
容易になり微細パターンの加工が容易となる。
２のＡＪ膜の間に多結晶シリコン膜を介したことにより
、Ｃｕ線等の硬度の高いワイヤ・ボンディングを領域上
に施してもボンディング領域下の半導体基板面が受ける
ボンディング等の衝撃を緩和することができる。また、
多結晶シリコン膜を用いたことにより選択エッチングが
容易になり微細パターンの加工が容易となる。
（実施例）
以下、本発明における実施例を第１図を用いて説明する
。
。
まず、半導体基板（１０１）主表面にベース層（１０２
）が形成されている。ベース層（１０２）主表面にはエ
ミッタ層（１０３）が形成されている。ベース層”（１
０２） 、及びエミツタ層（１０３）が形成されている
半導体基板（１０１）上にはエミッタ層＜１０３）上の
一部、及びベース層（１０２）上の一部を除いて酸化膜
（ｌ００が形成され凹凸形状となる。次に、この凹凸形
状を有する半導体基板（１０１）上に酸化膜（１０４）
上の一部を除いて第１のＡＪ膜（１０８ａ）が０．２μ
の膜厚で形成されている。このとき第１のＡＮ膜（１０
６ａ）の膜厚は０．２μから０．９μまでの範囲とする
。
）が形成されている。ベース層（１０２）主表面にはエ
ミッタ層（１０３）が形成されている。ベース層”（１
０２） 、及びエミツタ層（１０３）が形成されている
半導体基板（１０１）上にはエミッタ層＜１０３）上の
一部、及びベース層（１０２）上の一部を除いて酸化膜
（ｌ００が形成され凹凸形状となる。次に、この凹凸形
状を有する半導体基板（１０１）上に酸化膜（１０４）
上の一部を除いて第１のＡＪ膜（１０８ａ）が０．２μ
の膜厚で形成されている。このとき第１のＡＮ膜（１０
６ａ）の膜厚は０．２μから０．９μまでの範囲とする
。
第１のＡ℃膜（１０６ａ）の少なくともボンディング領
域（１０５）上には多結晶シリコン膜（１０８）が０．
ｌμの膜厚で形成されている。このとき、多結晶シリコ
ン膜（１０ｇ）の膜厚は０．１μから０．４μまでの範
囲とする。酸化膜（１０４）上、及び第１のＡＪ膜（ｔ
ｏｅａ）上には少なくともボンディング領域（１０５）
を除いてＰ Ｓ Ｇ （ Ｐ ｈｏｓｐｈｏ − Ｓ
１１１ｃａｔｅ Ｇ ｌａｓｓ）膜（１０７）が１μの
膜厚で形成されている。第１のＡｌ膜（１０６ａ）上に
おけるＰＳＧ膜（１０７）と多結晶シリコン膜（１０Ｂ
）とのエッジ間隔は２０μの間隔が開いている。ボンデ
ィング領域（１０５）の少なくとも多結晶シリコン膜（
１０ｇ）上には第２のＡｌ膜（１０６ｂ）が形成されて
おり、この第２のＡＪ膜（ｉｏｓｂ）はＰＳＧ膜（１０
７）上の一部まで２０μ延長されて形成されている。次
にボンディング領域（ｉｏｓ）上を除いて半導体基板（
１０１）上にシリコン窒化膜（１０９）が形成されてお
リボンディング領域（１０５）上にボンディング・ワイ
ヤ（１１０）が接続されている。
域（１０５）上には多結晶シリコン膜（１０８）が０．
ｌμの膜厚で形成されている。このとき、多結晶シリコ
ン膜（１０ｇ）の膜厚は０．１μから０．４μまでの範
囲とする。酸化膜（１０４）上、及び第１のＡＪ膜（ｔ
ｏｅａ）上には少なくともボンディング領域（１０５）
を除いてＰ Ｓ Ｇ （ Ｐ ｈｏｓｐｈｏ − Ｓ
１１１ｃａｔｅ Ｇ ｌａｓｓ）膜（１０７）が１μの
膜厚で形成されている。第１のＡｌ膜（１０６ａ）上に
おけるＰＳＧ膜（１０７）と多結晶シリコン膜（１０Ｂ
）とのエッジ間隔は２０μの間隔が開いている。ボンデ
ィング領域（１０５）の少なくとも多結晶シリコン膜（
１０ｇ）上には第２のＡｌ膜（１０６ｂ）が形成されて
おり、この第２のＡＪ膜（ｉｏｓｂ）はＰＳＧ膜（１０
７）上の一部まで２０μ延長されて形成されている。次
にボンディング領域（ｉｏｓ）上を除いて半導体基板（
１０１）上にシリコン窒化膜（１０９）が形成されてお
リボンディング領域（１０５）上にボンディング・ワイ
ヤ（１１０）が接続されている。
上記構成によればボンディング領域（１０５）の電極を
多層構造とし、第１のＡｌ膜（１０８ａ）と第２のＡＮ
膜（１０８ｂ）との間に多桔晶シリコン膜（１０１１）
を介して、しかも第１のＡｌ膜（１０８ａ）の膜厚を０
．２μから０．９μまでの範囲とし、多結晶シリコン膜
（ｔｏｇ）の膜厚を０．１μから０，４μまでの範囲と
したことにより、Ｃｕｉのボンディング・ワイヤ（１１
０）によるボンディング時の衝撃をボンディング領域（
１０５）直下の半導体基板（１０１）面がうけなくなる
。このため、半導体基板（１０１）面にボンディング時
の衝撃によるクラック等の発生を防ぐことができる。
多層構造とし、第１のＡｌ膜（１０８ａ）と第２のＡＮ
膜（１０８ｂ）との間に多桔晶シリコン膜（１０１１）
を介して、しかも第１のＡｌ膜（１０８ａ）の膜厚を０
．２μから０．９μまでの範囲とし、多結晶シリコン膜
（ｔｏｇ）の膜厚を０．１μから０，４μまでの範囲と
したことにより、Ｃｕｉのボンディング・ワイヤ（１１
０）によるボンディング時の衝撃をボンディング領域（
１０５）直下の半導体基板（１０１）面がうけなくなる
。このため、半導体基板（１０１）面にボンディング時
の衝撃によるクラック等の発生を防ぐことができる。
第１のＡｌ膜（１０１ａ）及び多結晶シリコン膜（１０
８）の膜厚の範囲は本願発明者により明らかとなり、第
２図（ａ〉、及び（ｂ）に示すように範囲外であるとｊ
ｆｌｌの八４膜（１０８ａ）の場合はボンディング領域
（１０５）直下の半導体基板（１０１）にクラックが発
生したり、オーミック抵抗が増大するということが起こ
る。多結晶シリコン膜（１０ｇ）の場合は、第２のＡＪ
膜（１０６ｂ）の断切れが発生したたり、ボンディング
領域（１０５）直下の半導体基板（１０１）にダメージ
が発生するということが起こる。従って、この範囲内に
膜厚を設ける。
８）の膜厚の範囲は本願発明者により明らかとなり、第
２図（ａ〉、及び（ｂ）に示すように範囲外であるとｊ
ｆｌｌの八４膜（１０８ａ）の場合はボンディング領域
（１０５）直下の半導体基板（１０１）にクラックが発
生したり、オーミック抵抗が増大するということが起こ
る。多結晶シリコン膜（１０ｇ）の場合は、第２のＡＪ
膜（１０６ｂ）の断切れが発生したたり、ボンディング
領域（１０５）直下の半導体基板（１０１）にダメージ
が発生するということが起こる。従って、この範囲内に
膜厚を設ける。
また、ボンディング時の衝撃を和らげる膜として多結晶
シリコン膜（１０ｇ）を用いたことにより選択エッチン
グが容易になり、微細パターンを必要とする半導体装置
の加工も寸法精度のコントロールをすることが容易にな
る。
シリコン膜（１０ｇ）を用いたことにより選択エッチン
グが容易になり、微細パターンを必要とする半導体装置
の加工も寸法精度のコントロールをすることが容易にな
る。
尚、ＰＳＧ膜（１０７）の代わりに酸化膜を用いてもよ
く、またシリコン窒化膜（１０９）の代わりに酸化膜、
あるいはＰＳＧ膜を用いてもよい。
く、またシリコン窒化膜（１０９）の代わりに酸化膜、
あるいはＰＳＧ膜を用いてもよい。
本発明によればＣｕ線等の硬度の高いワイヤーボンディ
ングが可能となり、また電極の微細パターンの加工が容
易になる。
ングが可能となり、また電極の微細パターンの加工が容
易になる。
第１図は本発明の実施例における半導体装置の電極部を
示す断面図、第２図（ａ〉、及び（ｂ）は本発明の実施
例における電極配線の膜厚の範囲を示す特性図、第３図
は従来例における半導体装置の電極部を示す断面図であ
る。 半導体基板・・・・・・・・・・・・１０１，２０１，
ベース層・・・・・・・・・・・・・・・１０２，２０
２，エミッタ層・・・・・・・・・・・・１０３，２０
３．酸化膜・・・・・・・・・・・・・・・・・・１０
４，２０４，ボンデイング領域・・・１０５，２０５，
ＡＪ膜・・・・・・・・・・・・・・・・・・２０６．
第１のＡＪ膜・・・・・・・・・１０６ａ．第２のＡｌ
膜・・・・・・・・・１０６ｂ，ＰＳＧ膜・・・・・・
・・・・・・・・・１０７．多結晶シリコン膜・・・・
・・・・・１０８，シリコンＩＩＩ・−−−−−−・−
・・−・−１ ０ ９ ． ２ ０ ９ ，ボンディ
ング・ワイヤ・・・１１０，２１０。
示す断面図、第２図（ａ〉、及び（ｂ）は本発明の実施
例における電極配線の膜厚の範囲を示す特性図、第３図
は従来例における半導体装置の電極部を示す断面図であ
る。 半導体基板・・・・・・・・・・・・１０１，２０１，
ベース層・・・・・・・・・・・・・・・１０２，２０
２，エミッタ層・・・・・・・・・・・・１０３，２０
３．酸化膜・・・・・・・・・・・・・・・・・・１０
４，２０４，ボンデイング領域・・・１０５，２０５，
ＡＪ膜・・・・・・・・・・・・・・・・・・２０６．
第１のＡＪ膜・・・・・・・・・１０６ａ．第２のＡｌ
膜・・・・・・・・・１０６ｂ，ＰＳＧ膜・・・・・・
・・・・・・・・・１０７．多結晶シリコン膜・・・・
・・・・・１０８，シリコンＩＩＩ・−−−−−−・−
・・−・−１ ０ ９ ． ２ ０ ９ ，ボンディ
ング・ワイヤ・・・１１０，２１０。
Claims (1)
- 凹凸形状を有する半導体基板上に形成された第１のＡｌ
膜と、前記第１のＡｌ膜上に形成された多結晶シリコン
膜と、前記多結晶シリコン膜上に形成された第２のＡｌ
膜とを具備し、前記第１のＡｌ膜の膜厚を０．２μから
０．９μまでの範囲とし前記多結晶シリコン膜の膜厚を
０．１μから０．４μまでの範囲としたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158351A JPH0324731A (ja) | 1989-06-22 | 1989-06-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158351A JPH0324731A (ja) | 1989-06-22 | 1989-06-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324731A true JPH0324731A (ja) | 1991-02-01 |
Family
ID=15669755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158351A Pending JPH0324731A (ja) | 1989-06-22 | 1989-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773899A (en) * | 1993-09-30 | 1998-06-30 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Bonding pad for a semiconductor chip |
-
1989
- 1989-06-22 JP JP1158351A patent/JPH0324731A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773899A (en) * | 1993-09-30 | 1998-06-30 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Bonding pad for a semiconductor chip |
| US5869357A (en) * | 1993-09-30 | 1999-02-09 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Metallization and wire bonding process for manufacturing power semiconductor devices |
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