JPH0331929A - 演算装置 - Google Patents
演算装置Info
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- JPH0331929A JPH0331929A JP1167863A JP16786389A JPH0331929A JP H0331929 A JPH0331929 A JP H0331929A JP 1167863 A JP1167863 A JP 1167863A JP 16786389 A JP16786389 A JP 16786389A JP H0331929 A JPH0331929 A JP H0331929A
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- arithmetic unit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
二進表現の２つの数で四則演算を行なう演算装置に関し
、 種々の表現形式が異なる二進数値に対応して四則演算を
することができるとともに、必要に応じて演算結果を所
望の表現形式にて出力することができる汎用性の高い演
算装置を提供することを目的とし、 二進数の２つの数値を入力し、両数値に基づいて四則演
算のうち少なくともいずれか１つを演算する演算器の入
力側に、前記入力される二進数の両数値の表現形式を同
演算器の固有の表現形式に変換するフォーマット変換器
を設けた構成にした。
、 種々の表現形式が異なる二進数値に対応して四則演算を
することができるとともに、必要に応じて演算結果を所
望の表現形式にて出力することができる汎用性の高い演
算装置を提供することを目的とし、 二進数の２つの数値を入力し、両数値に基づいて四則演
算のうち少なくともいずれか１つを演算する演算器の入
力側に、前記入力される二進数の両数値の表現形式を同
演算器の固有の表現形式に変換するフォーマット変換器
を設けた構成にした。
又、二進数の２つの数値を入力し、両数値に基づいて四
則演算のうち少なくともいずれか１つを演算しその演算
結果を出力する演算器の入力側に、前記入力される二進
数の両数値の表現形式を同演算器の固有の表現形式に変
換する第１のフォーマント変換器を設けるとともに、演
算器の出力間に、演算結果の数値の表現形式を任意の表
現形式に変換する第２のフォーマット変換器を設けた構
成にした。
則演算のうち少なくともいずれか１つを演算しその演算
結果を出力する演算器の入力側に、前記入力される二進
数の両数値の表現形式を同演算器の固有の表現形式に変
換する第１のフォーマント変換器を設けるとともに、演
算器の出力間に、演算結果の数値の表現形式を任意の表
現形式に変換する第２のフォーマット変換器を設けた構
成にした。
［産業上の利用分野］
本発明は二進表現の２つの数で四則演算を行なう演算装
置に関する。
置に関する。
ハードウェアで構成され、かつ、二進表現の２つの数で
四則演算を行なう演算装置では、固有の表現形式、例え
ば、符号付き絶対値表現で表現された２数の間での演算
を行ない、その固有の表現形式にて演算結果を出力する
ようになっているが、表現形式か演算装置の固有の表現
形式と異なる表現形式、例えば２の補数表現の数値間の
演算を行ないたい要請や、演算結果を所望の表現形式に
て出力したいという要請かある。
四則演算を行なう演算装置では、固有の表現形式、例え
ば、符号付き絶対値表現で表現された２数の間での演算
を行ない、その固有の表現形式にて演算結果を出力する
ようになっているが、表現形式か演算装置の固有の表現
形式と異なる表現形式、例えば２の補数表現の数値間の
演算を行ないたい要請や、演算結果を所望の表現形式に
て出力したいという要請かある。
［従来の技術］
二進数の表現形式として符号付き絶対値表現、２の補数
表現、１の補数表現等の表現形式かある。
表現、１の補数表現等の表現形式かある。
そして、四則演算を行なう場合にはその表現形式にあっ
た演算器が使用されている。
た演算器が使用されている。
例えば、除算器においては回復型除算器、非回復型除算
器があり、符号付き絶対値表現の二進数間の演算には回
復型除算器が使用され、２の補数表現の二進数間の演算
には非回復型除算器が使用されている。
器があり、符号付き絶対値表現の二進数間の演算には回
復型除算器が使用され、２の補数表現の二進数間の演算
には非回復型除算器が使用されている。
［発明が解決しようとする課題］
従って、回復型除算器又は非回復型除算器の１つの除算
器で符号付き絶対値表現の二進数間の演算及び２の補数
表現の二進数間の演算を行なうことができなかった。即
ち、１つの演算器で種々！ｔなる表現形式の数値に対応
して四則演算をすることはできず、演算器として汎用性
に欠けるといった問題があった。
器で符号付き絶対値表現の二進数間の演算及び２の補数
表現の二進数間の演算を行なうことができなかった。即
ち、１つの演算器で種々！ｔなる表現形式の数値に対応
して四則演算をすることはできず、演算器として汎用性
に欠けるといった問題があった。
本発明の目的は上記問題点を考慮してなされたらのであ
って、種々の表現形式が異なる二進数値に対応して四則
演算をすることができるとともに・必要に応じて演算結
果を所望の表現形式にて出力することができる汎用性の
高い演算装置を提供することにある。
って、種々の表現形式が異なる二進数値に対応して四則
演算をすることができるとともに・必要に応じて演算結
果を所望の表現形式にて出力することができる汎用性の
高い演算装置を提供することにある。
［課題を解決するための手段］
第１図は第１の発明を含んだ第２の発明の原理説明図で
ある。
ある。
演算器ｌは二進数の２つの数値を入力し、両数値に基づ
いて四１１１１演算（加算、減算１乗算、除算）のうち
少なくともいずれか１つ、例えば除算を行なうものであ
り、その入力側には入力される二進数の両数値の表現形
式を同演算器１の固有の表現形式に変換する第１のフォ
ーマット変換器２を設けている。
いて四１１１１演算（加算、減算１乗算、除算）のうち
少なくともいずれか１つ、例えば除算を行なうものであ
り、その入力側には入力される二進数の両数値の表現形
式を同演算器１の固有の表現形式に変換する第１のフォ
ーマット変換器２を設けている。
一方、演算器１の出力間には同演算器１の演算結果の数
値の表現形式を任意の表現形式に変換する第２のフォー
マット変換器３を設けているゆ［作用コ 第１のフォーマット変換器２は演算器１に入力される２
つの数値のその表現形式を同演算器１の固有の表現形式
に変換する。その結果、常に演算器ｌは同演算器１の固
有の表現形式の両数値に基づいて演算処理を実行するこ
とができる。
値の表現形式を任意の表現形式に変換する第２のフォー
マット変換器３を設けているゆ［作用コ 第１のフォーマット変換器２は演算器１に入力される２
つの数値のその表現形式を同演算器１の固有の表現形式
に変換する。その結果、常に演算器ｌは同演算器１の固
有の表現形式の両数値に基づいて演算処理を実行するこ
とができる。
さらに、演算器１の演算結果は第２のフォーマント変換
器３にて任意の表現形式に変換されて出力されることに
なる。
器３にて任意の表現形式に変換されて出力されることに
なる。
［実施例］
以下、本発明を除算装置に具体化した一実施例を第２〜
４図に従って説明する。
４図に従って説明する。
第２図は本発明の一実施例における除算装置の概略構成
図、第３図は回復型除算器を示すブロック回路図、第４
図はフォーマット変換器を示す論理回路図である。
図、第３図は回復型除算器を示すブロック回路図、第４
図はフォーマット変換器を示す論理回路図である。
第２図に示すように、演算器としての除１器１１には公
知の回復型際３Ｉ器が用いられており、二進の符号付き
絶対値表現で表現された被除数Ｎと除数りの間において
演算、即ち際立処理動作を行ない、所望する商Ｑ及び剰
余Ｒを二進の符号付き絶対値表現にて出力する。
知の回復型際３Ｉ器が用いられており、二進の符号付き
絶対値表現で表現された被除数Ｎと除数りの間において
演算、即ち際立処理動作を行ない、所望する商Ｑ及び剰
余Ｒを二進の符号付き絶対値表現にて出力する。
回復型除算器１１は第３図に示すように、９個の減算器
１２ａ〜１２ｉ、６個のインバータ回路１３ａ〜１３ｆ
、３藺のオア回路１４ａ〜１４Ｃからｍ戚されている。
１２ａ〜１２ｉ、６個のインバータ回路１３ａ〜１３ｆ
、３藺のオア回路１４ａ〜１４Ｃからｍ戚されている。
間際算器１１は２２桁の値がｎ２．２ 桁の値がｎｌ、
２０桁の値がｎｏの３ビツトで表現される被除数Ｎと、
２２桁の値がＯ２，２１桁の値がｄｉ、２０桁の値がｄ
Ｏの３ビツトで表現される除数りとの間で除算を行なう
。
２０桁の値がｎｏの３ビツトで表現される被除数Ｎと、
２２桁の値がＯ２，２１桁の値がｄｉ、２０桁の値がｄ
Ｏの３ビツトで表現される除数りとの間で除算を行なう
。
そして、２ 桁の値が９２．２１桁の値が９１、２０桁
の値がｑｏの３ビツトで表現される商Ｑが各オア回路１
４ａ〜１４ｃから出力されるとともに、２ Ｅｒｆ）
ｆａＭｒ２．２１桁のＭがｒ １．２０桁の値かｒｏの
３ビツトで表現される剰余Ｒが減３１− ！Ｆ１１２
ｇ〜１２ｉから出力されるようになっている。
の値がｑｏの３ビツトで表現される商Ｑが各オア回路１
４ａ〜１４ｃから出力されるとともに、２ Ｅｒｆ）
ｆａＭｒ２．２１桁のＭがｒ １．２０桁の値かｒｏの
３ビツトで表現される剰余Ｒが減３１− ！Ｆ１１２
ｇ〜１２ｉから出力されるようになっている。
第２図に示すように、回復型除算器１１の入力側には第
１のフォーマット変換器１５．１６が接続されていると
ともに、出力側には第２のフォーマット変換器１７．１
８が接続されている。
１のフォーマット変換器１５．１６が接続されていると
ともに、出力側には第２のフォーマット変換器１７．１
８が接続されている。
第１のフォーマット変換器１５．１６はそれぞれ被除数
ＮＯ１除数ＤＯを入力する。そして、その入力した被除
数ＮＯ１除数ＤＯの表現形式が前記除算器１１が除算処
理可能な符号付き絶対、値表現と異なる２の補数表現の
場合には、図示しない外部装置からの表現変換制御信号
ＦＭＴに基づいて符号付き絶対値表現の３ビツトの被除
数Ｎｏ、除数ＤＯに変換し除算器１１に出力するように
なっている。又、入力した被除数ＮＯ５除数ＤＯの表現
形式が符号付き絶対値表現の場合には、図示しない外部
装置からの表現変換制御信号ＦＭＴに基づいて変換処理
を行なうことなく、そのまま符号付き絶対値表現の被除
数ＮＯ１除数ＤＯを除算器１１に出力する。
ＮＯ１除数ＤＯを入力する。そして、その入力した被除
数ＮＯ１除数ＤＯの表現形式が前記除算器１１が除算処
理可能な符号付き絶対、値表現と異なる２の補数表現の
場合には、図示しない外部装置からの表現変換制御信号
ＦＭＴに基づいて符号付き絶対値表現の３ビツトの被除
数Ｎｏ、除数ＤＯに変換し除算器１１に出力するように
なっている。又、入力した被除数ＮＯ５除数ＤＯの表現
形式が符号付き絶対値表現の場合には、図示しない外部
装置からの表現変換制御信号ＦＭＴに基づいて変換処理
を行なうことなく、そのまま符号付き絶対値表現の被除
数ＮＯ１除数ＤＯを除算器１１に出力する。
一方、第２のフォーマット変換器１７，１．８はそれぞ
れ回復型除算器１１の演算結果、即ち符号付き絶対値表
現で表現された商Ｑ、剰余Ｒを入力する。そして、第２
のフォーマット変換器１７゜１８は同じく前記表現変換
制御信号ＦＭＴに基づいて、その入力した商Ｑ、剰余Ｒ
の表現形式を２の補数表現に変更して出力したり、変換
することなく符号付き絶対値表現のままで出力するよう
になっている。
れ回復型除算器１１の演算結果、即ち符号付き絶対値表
現で表現された商Ｑ、剰余Ｒを入力する。そして、第２
のフォーマット変換器１７゜１８は同じく前記表現変換
制御信号ＦＭＴに基づいて、その入力した商Ｑ、剰余Ｒ
の表現形式を２の補数表現に変更して出力したり、変換
することなく符号付き絶対値表現のままで出力するよう
になっている。
尚、本実施例では表現変換制御信号ＦＭＴがハイレベル
（論理値１）のとき、第１及び第２のフォーマット変換
器１５〜１８は変換処理動作を行ない、反対に信号ＦＭ
Ｔがローレベル（論理値０）のとき、第１及び第２のフ
ォーマット変換器１５〜１８は変換処理動作を行なわな
いようになっている。
（論理値１）のとき、第１及び第２のフォーマット変換
器１５〜１８は変換処理動作を行ない、反対に信号ＦＭ
Ｔがローレベル（論理値０）のとき、第１及び第２のフ
ォーマット変換器１５〜１８は変換処理動作を行なわな
いようになっている。
次に、前記フォーマット変換器１５〜１８について詳細
に説明する。尚、各変換器１５〜１８は共に同一構成で
、即ち変換処理動作において、入力した数１Ａが２の補
数の表現形式の数値のときには出力する数値Ｘを符号付
き絶対値表現に変換でき、反対に入力した数値Ａが絶対
値表現の数値のときには出力する数ｆａｘを２の補数表
現に変換できる、いわゆる相互変換できる変換器である
ので、説明の便宜上、フォーマット変換器１５〜１８中
の１つの変換器についてのみ説明する。
に説明する。尚、各変換器１５〜１８は共に同一構成で
、即ち変換処理動作において、入力した数１Ａが２の補
数の表現形式の数値のときには出力する数値Ｘを符号付
き絶対値表現に変換でき、反対に入力した数値Ａが絶対
値表現の数値のときには出力する数ｆａｘを２の補数表
現に変換できる、いわゆる相互変換できる変換器である
ので、説明の便宜上、フォーマット変換器１５〜１８中
の１つの変換器についてのみ説明する。
第４図はフォーマット変換器１５〜１８中の１つの変換
器の論理回路を示し、エクスクル−シブオア回路（以下
、ＥｘＯＲ回路という）１９ａ〜１９ｃ、アンド回路２
０ａ〜２０Ｃ、オア回路２１ａ、２１ｂとから構成され
ている。各Ｅ ｘＯＲ回路１９ａ〜１９ｃの一方の入力
端子には二進の数ＭＡの２２桁、２１桁、２０桁の各信
号Ｏ２゜ａｌ、ａｏがそれぞれ入力されるとともに、他
方の入力端子にはそれぞれ対応するアンド回路２０ａ〜
２０ｃからの出力信号が入力される。その各アンド回路
２０ａ〜２０ｃの一方の入力端子には前記表現変換制御
信号Ｆ Ｍ ’Ｔ’が入力されるようになっている。
器の論理回路を示し、エクスクル−シブオア回路（以下
、ＥｘＯＲ回路という）１９ａ〜１９ｃ、アンド回路２
０ａ〜２０Ｃ、オア回路２１ａ、２１ｂとから構成され
ている。各Ｅ ｘＯＲ回路１９ａ〜１９ｃの一方の入力
端子には二進の数ＭＡの２２桁、２１桁、２０桁の各信
号Ｏ２゜ａｌ、ａｏがそれぞれ入力されるとともに、他
方の入力端子にはそれぞれ対応するアンド回路２０ａ〜
２０ｃからの出力信号が入力される。その各アンド回路
２０ａ〜２０ｃの一方の入力端子には前記表現変換制御
信号Ｆ Ｍ ’Ｔ’が入力されるようになっている。
アンド回路２０ｃの他方の入力端子はキャリ信号Ｃ（本
実施例では説明の便宜上、常に論理値が０）を入力する
。アンド回路２０ｂの他方の入力端子は前記キャリー信
号Ｃと信号ａＯを入力するオア回路２１ｂの出力信号を
入力する。アンド回ＦＩ８２０ ａの他方の入力端子は
オア回路２１ｂの出力信号と前記信号ａｌを入力するオ
ア回路２１ａの７１５力信号を入力するようになってい
る。今、この変換器においてハイレベルの表現変換制御
信号ＦＭＴが入力された状態で、２の補数表現で１゜１
．１となる数値Ａ（１０進法で１）が信号ａ２゜ａｌ、
ａＯとして入力されると、アンド回路２０ａ、２０ｂの
出力論理値は１、アンド回路２０ｃの出力論理値はＯと
なる。この結果、変換器から出力される数値Ｘ、即ちＥ
ｘＯＲ回路１９ａ、１９ｂ、１．９ｃの各出力ｘ２．ｘ
ｉ、ｘｏは０，０゜１となり、このＯ，０，１の数ｆＩ
ｉＸが数値Ａ（１０進法で１）を符号付き絶対値表現で
表現したものと一致する。即ち、入力された２の補数表
現の数値か符号付き絶対値表現に変換されて出力された
ことになる。
実施例では説明の便宜上、常に論理値が０）を入力する
。アンド回路２０ｂの他方の入力端子は前記キャリー信
号Ｃと信号ａＯを入力するオア回路２１ｂの出力信号を
入力する。アンド回ＦＩ８２０ ａの他方の入力端子は
オア回路２１ｂの出力信号と前記信号ａｌを入力するオ
ア回路２１ａの７１５力信号を入力するようになってい
る。今、この変換器においてハイレベルの表現変換制御
信号ＦＭＴが入力された状態で、２の補数表現で１゜１
．１となる数値Ａ（１０進法で１）が信号ａ２゜ａｌ、
ａＯとして入力されると、アンド回路２０ａ、２０ｂの
出力論理値は１、アンド回路２０ｃの出力論理値はＯと
なる。この結果、変換器から出力される数値Ｘ、即ちＥ
ｘＯＲ回路１９ａ、１９ｂ、１．９ｃの各出力ｘ２．ｘ
ｉ、ｘｏは０，０゜１となり、このＯ，０，１の数ｆＩ
ｉＸが数値Ａ（１０進法で１）を符号付き絶対値表現で
表現したものと一致する。即ち、入力された２の補数表
現の数値か符号付き絶対値表現に変換されて出力された
ことになる。
次に、この変換器においてハイレベルの制御信号Ｐ Ｍ
Ｔが入力された状態で、符号付き絶対値表現でｏ、ｏ
、ｉとなる数値Ａ（１０進法で１）が（ス号ａ２．ａ１
．ａｏとして入力されると、前記と同様にアンド回１１
２０ａ、２０ｂの出力論理値は１、アンド回路２０ｃの
出力論理値はＯとなる。
Ｔが入力された状態で、符号付き絶対値表現でｏ、ｏ
、ｉとなる数値Ａ（１０進法で１）が（ス号ａ２．ａ１
．ａｏとして入力されると、前記と同様にアンド回１１
２０ａ、２０ｂの出力論理値は１、アンド回路２０ｃの
出力論理値はＯとなる。
この結果、ＥｘＯＲ回路１９ａ、１９ｂ、１９ｃの各出
力ｘ２．ｘｉ、ｘＯは１，１．１となり、この１．１．
１の数値Ｘは数値Ａ （１，０進法で１〉を２の補数表
現で表現したものと一致する。即ち、入力された符号付
き絶対値表現の数値が２の補数表現に変換されて出力さ
れたことになる。
力ｘ２．ｘｉ、ｘＯは１，１．１となり、この１．１．
１の数値Ｘは数値Ａ （１，０進法で１〉を２の補数表
現で表現したものと一致する。即ち、入力された符号付
き絶対値表現の数値が２の補数表現に変換されて出力さ
れたことになる。
又、前記制御信号ＦＭＴがローレベル（論理値０）の状
態においては、アンド回路２０ａ〜２０Ｃはともに、論
理値が０となるため、人力される数値Ａの各ビットの値
はそのまま出力される数値Ｘの各ビットの値となる。従
って、例えば数ｆｔ１ｉ Ａが０．０．１であれば数値
Ｘは０，０．１となるとともに、数ｒｉＡが１ 、１．
、１ テ＝ｈレバｎｆｆｆＸハｉ、ｉ、ｉとなる。即
ち、入力された数値の表現形式が符号付き絶対値表現で
あろうと、２の補数表現であろうと変換されずにもとの
表現形式のままで出力されることになる。
態においては、アンド回路２０ａ〜２０Ｃはともに、論
理値が０となるため、人力される数値Ａの各ビットの値
はそのまま出力される数値Ｘの各ビットの値となる。従
って、例えば数ｆｔ１ｉ Ａが０．０．１であれば数値
Ｘは０，０．１となるとともに、数ｒｉＡが１ 、１．
、１ テ＝ｈレバｎｆｆｆＸハｉ、ｉ、ｉとなる。即
ち、入力された数値の表現形式が符号付き絶対値表現で
あろうと、２の補数表現であろうと変換されずにもとの
表現形式のままで出力されることになる。
従って、第１及び第２のフォーマット変換器１５〜１８
に対して所望の論理値の制６１１信号ＦＭＴを出力する
ことにより、第１及び第２のフォーマント変換器１５〜
１８は入力される数値の表現形式の変換又は非変換を実
行する。
に対して所望の論理値の制６１１信号ＦＭＴを出力する
ことにより、第１及び第２のフォーマント変換器１５〜
１８は入力される数値の表現形式の変換又は非変換を実
行する。
このように、本実施例では符号付き絶対値表現形式の二
進数の除算を行なう回復型除算器１１の入力側に第１の
フォーマット変換器１５．１６を設けたので、被除数及
び除数が２の補数表現であっても、同変換器１５．１６
にて符号付き絶対値表現に変換されて除算器１１に入力
され除算が行なわれることになり、同回復型除算器１１
の汎用性を高めることができる。
進数の除算を行なう回復型除算器１１の入力側に第１の
フォーマット変換器１５．１６を設けたので、被除数及
び除数が２の補数表現であっても、同変換器１５．１６
にて符号付き絶対値表現に変換されて除算器１１に入力
され除算が行なわれることになり、同回復型除算器１１
の汎用性を高めることができる。
又、回復型除算器１１の出力側にも第２のフオーツト変
換器１５．１８を設けたので、除算器１１から出力され
る符号付き絶対値表現の商及び剰余を必要に応じて２の
補数表現に変換でき、さらに回復型除算器１１の汎用性
を高めることができる。
換器１５．１８を設けたので、除算器１１から出力され
る符号付き絶対値表現の商及び剰余を必要に応じて２の
補数表現に変換でき、さらに回復型除算器１１の汎用性
を高めることができる。
尚、本実施例では各フォーマット変換器１５〜１８は同
一の表現変換制御信号ＦＭＴに基づいて変換・非変換を
実行するようにしたが、第５図に示すように、各フォー
マット変換器１５〜１８に対してそれぞれ異なる表現変
換制御信号Ｎ Ｆ Ｍ ＴＤＦＭＴ、ＱＦＭＴ及びＲＦ
ＭＴを入力することにより、符号付き絶対値表現の数と
２の補数表現の数との間での除算が可能となるとともに
、商及び剰余を符号付き絶対値表現又は２の補数表現の
任意の表現形式にて出力することができる。
一の表現変換制御信号ＦＭＴに基づいて変換・非変換を
実行するようにしたが、第５図に示すように、各フォー
マット変換器１５〜１８に対してそれぞれ異なる表現変
換制御信号Ｎ Ｆ Ｍ ＴＤＦＭＴ、ＱＦＭＴ及びＲＦ
ＭＴを入力することにより、符号付き絶対値表現の数と
２の補数表現の数との間での除算が可能となるとともに
、商及び剰余を符号付き絶対値表現又は２の補数表現の
任意の表現形式にて出力することができる。
尚、本実施例では除算器として回復型除算器１１に具体
化したが、２の補数表現の二進数に基づいて除算を行な
う例えば非回復型除算器に具体化してもよい。
化したが、２の補数表現の二進数に基づいて除算を行な
う例えば非回復型除算器に具体化してもよい。
又、本実施例ではフォーマット変換器１５〜１８にて符
号付き絶対値表現と２の補数表現との間で変換を行なっ
たが、符号付き絶対値表現、２の補数表現及び１の補数
表現との間での変換が可能な変換器を使用して施しても
よい、従って、この場合、符号付き絶対値表現、２の補
数表現又は１の補数表現の各表現に基づいて演算を行な
う演算装置であっても、この１つの演算装置で各表現形
式の二進数を演算することができ、より汎用性の高い演
算装置となる。
号付き絶対値表現と２の補数表現との間で変換を行なっ
たが、符号付き絶対値表現、２の補数表現及び１の補数
表現との間での変換が可能な変換器を使用して施しても
よい、従って、この場合、符号付き絶対値表現、２の補
数表現又は１の補数表現の各表現に基づいて演算を行な
う演算装置であっても、この１つの演算装置で各表現形
式の二進数を演算することができ、より汎用性の高い演
算装置となる。
さらに、本実施例では除算装置について説明したが、加
算装置、減算装置、乗算装置等、他の演算装置に具体化
してもよい。
算装置、減算装置、乗算装置等、他の演算装置に具体化
してもよい。
［発明の効果］
以上詳述したように、本発明によれば種々の表現形式が
異なる二進数値に対応して四則演算をすることができる
とともに、必要に応じて演算結果を所望の表現形式にて
出力することができ、汎用性の高い演算装置とすること
ができる優れた効果を有する。
異なる二進数値に対応して四則演算をすることができる
とともに、必要に応じて演算結果を所望の表現形式にて
出力することができ、汎用性の高い演算装置とすること
ができる優れた効果を有する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例における除算装置の概略構成
図、 第３図は回復型除算器のブロック回路図、第４図はフォ
ーマット変換器の論理回路図、第５図は本発明の別の実
珪例における除算装置の概略構成図である。 図において、 １は演算器、 ２は第１のフォーマット変換器、 ３は第２のフォーマット変換器である。 第２図 本発明の一実施例における除算表置の概略構成図Ｑ！ 日１ 図面その２ 第 ３ 図 回復型除算器を示すブロック回Ｖ８図 「２ １ ０ 第４図 フォーマットを換器を示す旙埋回路図 図面その３ 第５図 本発明の別の実施例における除ＩＩ装置の概略構成図１ 日１
図、 第３図は回復型除算器のブロック回路図、第４図はフォ
ーマット変換器の論理回路図、第５図は本発明の別の実
珪例における除算装置の概略構成図である。 図において、 １は演算器、 ２は第１のフォーマット変換器、 ３は第２のフォーマット変換器である。 第２図 本発明の一実施例における除算表置の概略構成図Ｑ！ 日１ 図面その２ 第 ３ 図 回復型除算器を示すブロック回Ｖ８図 「２ １ ０ 第４図 フォーマットを換器を示す旙埋回路図 図面その３ 第５図 本発明の別の実施例における除ＩＩ装置の概略構成図１ 日１
Claims (1)
- 【特許請求の範囲】 １、二進数の２つの数値を入力し、両数値に基づいて四
則演算のうち少なくともいずれか１つを演算する演算器
（１）の入力側に、前記入力される二進数の両数値の表
現形式を同演算器（１）の固有の表現形式に変換するフ
ォーマット変換器（２）を設けたことを特徴とする演算
装置。 ２、二進数の２つの数値を入力し、両数値に基づいて四
則演算のうち少なくともいずれか１つを演算しその演算
結果を出力する演算器（１）の入力側に、前記入力され
る二進数の両数値の表現形式を同演算器（１）の固有の
表現形式に変換する第１のフォーマット変換器（２）を
設けるとともに、演算器（１）の出力側に、演算結果の
数値の表現形式を任意の表現形式に変換する第２のフォ
ーマット変換器（３）を設けたことを特徴とする演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167863A JPH0331929A (ja) | 1989-06-29 | 1989-06-29 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167863A JPH0331929A (ja) | 1989-06-29 | 1989-06-29 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0331929A true JPH0331929A (ja) | 1991-02-12 |
Family
ID=15857482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167863A Pending JPH0331929A (ja) | 1989-06-29 | 1989-06-29 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0331929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525021U (ja) * | 1991-07-19 | 1993-04-02 | 光洋精工株式会社 | 動圧軸受 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191231A (ja) * | 1988-01-26 | 1989-08-01 | Nec Corp | 不連続２進数値データの演算処理方式 |
| JPH01292429A (ja) * | 1988-05-19 | 1989-11-24 | Ricoh Co Ltd | 乗算器 |
-
1989
- 1989-06-29 JP JP1167863A patent/JPH0331929A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191231A (ja) * | 1988-01-26 | 1989-08-01 | Nec Corp | 不連続２進数値データの演算処理方式 |
| JPH01292429A (ja) * | 1988-05-19 | 1989-11-24 | Ricoh Co Ltd | 乗算器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525021U (ja) * | 1991-07-19 | 1993-04-02 | 光洋精工株式会社 | 動圧軸受 |
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