JPH0340606A - ロジツクｌｓｉのモード設定回路 - Google Patents
ロジツクｌｓｉのモード設定回路Info
- Publication number
- JPH0340606A JPH0340606A JP1174284A JP17428489A JPH0340606A JP H0340606 A JPH0340606 A JP H0340606A JP 1174284 A JP1174284 A JP 1174284A JP 17428489 A JP17428489 A JP 17428489A JP H0340606 A JPH0340606 A JP H0340606A
- Authority
- JP
- Japan
- Prior art keywords
- setting circuit
- time constant
- mode
- monostable multivibrator
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子装置等に用いられるロジックＬＳＩのモー
ド設定回路に関するものである。
ド設定回路に関するものである。
ロジックＬＳＩのビン数（外部端子数）はメーカーによ
り異るが、４４ビン、 ６０ビン、８０ビン等に決めら
れており、それ以外のビン数のロジックＬＳ［を選択す
ることはできない。
り異るが、４４ビン、 ６０ビン、８０ビン等に決めら
れており、それ以外のビン数のロジックＬＳ［を選択す
ることはできない。
従って電子装置を製造するに際して、例えば６１ピンの
ロジックＬＳＩがあれば、それを使いたいところ、その
ようなものは市販されていないので、高価でサイズの大
きな上位の８０ビンのロジックＬＳＩを選ばざるを得な
かった。
ロジックＬＳＩがあれば、それを使いたいところ、その
ようなものは市販されていないので、高価でサイズの大
きな上位の８０ビンのロジックＬＳＩを選ばざるを得な
かった。
また、ロジックＬＳＩのモード設定は、１つのモードに
対し１ビツト、つまり１本の外部端子（ピン）を与え、
ｎ個のモードを選択決定するためにはｎビット、ｎ本の
端子を使用している。
対し１ビツト、つまり１本の外部端子（ピン）を与え、
ｎ個のモードを選択決定するためにはｎビット、ｎ本の
端子を使用している。
そのため、必ずしも必要とするモードの数だけ設定端子
を確保できるとは限らず、従って確保できない時は前述
のように高価でサイズの大きなロジックＬＳＩを使わざ
るを得なかった。
を確保できるとは限らず、従って確保できない時は前述
のように高価でサイズの大きなロジックＬＳＩを使わざ
るを得なかった。
〔発明が解決しようとする課題］
本発明は複数のモード設定を１本の外部端子で行なえる
もの、つまり、ロジックＬＳＩのビン数の削減あるいは
小型化を可能とするモード設定回路を提供することを課
題とするものである。
もの、つまり、ロジックＬＳＩのビン数の削減あるいは
小型化を可能とするモード設定回路を提供することを課
題とするものである。
本発明は上記の課題を解決するため、ロジックＬＳＩ内
にモード設定回路の大部分を組込み、１つの外部端子に
簡単な時定数設定回路を接続するだけで所要のモード設
定が行なわれるようにしたものである。
にモード設定回路の大部分を組込み、１つの外部端子に
簡単な時定数設定回路を接続するだけで所要のモード設
定が行なわれるようにしたものである。
即ち、第１の発明は、パルス発振器及び単安定マルチバ
イブレータと、前記パルス発振器と単安定マルチバイブ
レータの出力のアンド信号を計数するｎ進カウンタと、
このｎ進カウンタに接続されるデコーダとを備え、前記
単安定マルチバイブレータに接続される時定数設定回路
によりモードを決定するようにしたロジックＬＳＩのモ
ード設定回路である。
イブレータと、前記パルス発振器と単安定マルチバイブ
レータの出力のアンド信号を計数するｎ進カウンタと、
このｎ進カウンタに接続されるデコーダとを備え、前記
単安定マルチバイブレータに接続される時定数設定回路
によりモードを決定するようにしたロジックＬＳＩのモ
ード設定回路である。
また第２の発明は、前記パルス発振器と単安定マルチバ
イブレータの出力のアンド信号をシフトレジスタに入力
させ、前記時定数設定回路によって決まるモード信号を
シフトレジスタから出力させるようにしたものである。
イブレータの出力のアンド信号をシフトレジスタに入力
させ、前記時定数設定回路によって決まるモード信号を
シフトレジスタから出力させるようにしたものである。
時定数設定回路以外をロジックＬＳＩ内に内蔵（実用化
は容易である）させ、単安定マルチバイブレータの時定
数設定端子をロジックＬＳＩの１つの外部端子に割り当
てるようにすればモード決定の端子としては１端子だけ
で済むようになり、またそのモード決定端子には簡単な
時定数設定回路を接続するだけでよいのでロジックＬＳ
Ｉの取り扱いが非常に楽になり、しかも従来モード決定
のために使用されていた他の端子を他の用途に用いるこ
とができるようになる。
は容易である）させ、単安定マルチバイブレータの時定
数設定端子をロジックＬＳＩの１つの外部端子に割り当
てるようにすればモード決定の端子としては１端子だけ
で済むようになり、またそのモード決定端子には簡単な
時定数設定回路を接続するだけでよいのでロジックＬＳ
Ｉの取り扱いが非常に楽になり、しかも従来モード決定
のために使用されていた他の端子を他の用途に用いるこ
とができるようになる。
（実施例〕
第１図は本発明の一実施例を示すもので、Ｘはロジック
ＬＳＩ、１７はその外部端子である。
ＬＳＩ、１７はその外部端子である。
１１はロジックＬＳＩに一般に組込まれているパルス発
振器で、アンドゲート１２．ｎ進カウンタ１３゜デコー
ダ１４及び単安定マルチバイブレータ１６が新たに組み
込んだものである。これらのものと、外部端子１７に接
続されるＲＣ時定数設定回路１８でロジックＬＳＩのモ
ード設定回路を構成している。
振器で、アンドゲート１２．ｎ進カウンタ１３゜デコー
ダ１４及び単安定マルチバイブレータ１６が新たに組み
込んだものである。これらのものと、外部端子１７に接
続されるＲＣ時定数設定回路１８でロジックＬＳＩのモ
ード設定回路を構成している。
今、内部リセット信号１５ （１−リガ信号）がパルス
発振器１１．単安定マルチバイブレータ１６及びｎ進カ
ウンタ１３に与えられると、第３図（′ｂ）に示される
ようなパルス発振器１１の出力信号と第３図（Ｃ）に示
されるような単安定マルチバイブレータ１６の出力信号
がアンドゲート１２を介してｎ進カウンタ１３に与えら
れ、それに接続されるデコーダ１４から、時定数設定回
路１８によって決定されるモード信号が送出される。
発振器１１．単安定マルチバイブレータ１６及びｎ進カ
ウンタ１３に与えられると、第３図（′ｂ）に示される
ようなパルス発振器１１の出力信号と第３図（Ｃ）に示
されるような単安定マルチバイブレータ１６の出力信号
がアンドゲート１２を介してｎ進カウンタ１３に与えら
れ、それに接続されるデコーダ１４から、時定数設定回
路１８によって決定されるモード信号が送出される。
即ち時定数設定回路１８の時定数、つまり抵抗Ｒ又はコ
ンデンサＣの値を変えることによりモード信号を選定す
ることができる。
ンデンサＣの値を変えることによりモード信号を選定す
ることができる。
第２図は本発明の他の実施例を示すもので、第１図に示
した実施例との相違点は、アントゲ−１１２の出力信号
をシフトレジスタ１９に与えるようにした点で、シフト
レジスタ１９からモード信号が得られる。
した実施例との相違点は、アントゲ−１１２の出力信号
をシフトレジスタ１９に与えるようにした点で、シフト
レジスタ１９からモード信号が得られる。
［発明の効果］
本発明は、モード設定回路の大部分をロジックＬＳＩに
新たに内蔵させるので、−見コスＩ・高になるように思
われるが、現在のＬＳＩ製造技術からすれば問題ではな
く、ロジックＬＳＩのモード設定に必要なビン数が１ピ
ンで済むようになるので、装置の小型化が進む現状にお
いて、その工業的価値は極めて大である。
新たに内蔵させるので、−見コスＩ・高になるように思
われるが、現在のＬＳＩ製造技術からすれば問題ではな
く、ロジックＬＳＩのモード設定に必要なビン数が１ピ
ンで済むようになるので、装置の小型化が進む現状にお
いて、その工業的価値は極めて大である。
しかも外部端子１７に接続するものは非常に簡単な時定
数設定回路１８でよいので、他に考えられるモード設定
回路に比較し非常に優れている。
数設定回路１８でよいので、他に考えられるモード設定
回路に比較し非常に優れている。
第１図及び第２図はそれぞれ本発明の実施例のブロック
図、第３図は実施例のタイミングチャートである。 Ｘ・・・ロジックＬＳＩ １１・・・パルス発振器 １２・・・アンドゲート １３・・・ｎ進カウンタ １４・・・デコーダ １５・・・内部リセット信号 １６・・・単安定マルチバイブレータ １７・・・外部端子 １８・・・時定数設定回路 １９・・・シフトレジスタ 第 図 （Ｑ） 内９ｐ’＞ｑマド４ｅき 」−一９ 第 図 第 図 Ｘ・・・ロジックＬＳ１ １１・・・パルス発振器 １２・・・アンドゲート １３・・・ｎ進カウンタ １４・・・デコーダ １５・・・内部リセット信号 １６・・・単安定マルチバイブレータ １７・・・外部端子 １８・・・時定数設定回路 １９・・・シフトレジスタ
図、第３図は実施例のタイミングチャートである。 Ｘ・・・ロジックＬＳＩ １１・・・パルス発振器 １２・・・アンドゲート １３・・・ｎ進カウンタ １４・・・デコーダ １５・・・内部リセット信号 １６・・・単安定マルチバイブレータ １７・・・外部端子 １８・・・時定数設定回路 １９・・・シフトレジスタ 第 図 （Ｑ） 内９ｐ’＞ｑマド４ｅき 」−一９ 第 図 第 図 Ｘ・・・ロジックＬＳ１ １１・・・パルス発振器 １２・・・アンドゲート １３・・・ｎ進カウンタ １４・・・デコーダ １５・・・内部リセット信号 １６・・・単安定マルチバイブレータ １７・・・外部端子 １８・・・時定数設定回路 １９・・・シフトレジスタ
Claims (2)
- （１）パルス発振器及び単安定マルチバイブレータと、
前記パルス発振器と単安定マルチバイブレータの出力の
アンド信号を計数するｎ進カウンタと、このｎ進カウン
タに接続されるデコーダとを備え、前記単安定マルチバ
イブレータに接続される時定数設定回路によりモードを
決定することを特徴とするロジックＬＳＩのモード設定
回路。 - （２）パルス発振器及び単安定マルチバイブレータと、
前記パルス発振器と単安定マルチバイブレータの出力の
アンド信号を入力信号とするシフトレジスタを備え、前
記単安定マルチバイブレータに接続される時定数設定回
路によりモードを決定することを特徴とするロジックＬ
ＳＩのモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174284A JPH0340606A (ja) | 1989-07-07 | 1989-07-07 | ロジツクｌｓｉのモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174284A JPH0340606A (ja) | 1989-07-07 | 1989-07-07 | ロジツクｌｓｉのモード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340606A true JPH0340606A (ja) | 1991-02-21 |
Family
ID=15975980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174284A Pending JPH0340606A (ja) | 1989-07-07 | 1989-07-07 | ロジツクｌｓｉのモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340606A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267858A (ja) * | 1985-01-18 | 1986-11-27 | Nec Corp | マイクロコンピユ−タ |
| JPH01146420A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | 単安定マルチバイブレータ |
-
1989
- 1989-07-07 JP JP1174284A patent/JPH0340606A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267858A (ja) * | 1985-01-18 | 1986-11-27 | Nec Corp | マイクロコンピユ−タ |
| JPH01146420A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | 単安定マルチバイブレータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4864161A (en) | Multifunction flip-flop-type circuit | |
| US6163166A (en) | Programmable logic device with selectable schmitt-triggered and threshold-triggered buffers | |
| JPH0340606A (ja) | ロジツクｌｓｉのモード設定回路 | |
| JP2922370B2 (ja) | 出力回路 | |
| JPH04306013A (ja) | ラッチ回路装置 | |
| KR0158490B1 (ko) | 프로그래머블 직렬 입출력회로 | |
| JPS58201352A (ja) | 集積回路装置 | |
| JPH02226316A (ja) | 半導体装置 | |
| JPH0315776A (ja) | モード設定回路 | |
| JPH0330326B2 (ja) | ||
| JPH0355200Y2 (ja) | ||
| JPH0377406A (ja) | 発振制御回路 | |
| JPH02177356A (ja) | 集積回路装置 | |
| JPH0422220A (ja) | タイマー回路 | |
| JPH0316420A (ja) | 雑音除去回路 | |
| JPH06324111A (ja) | 半導体集積回路 | |
| JPS6239911A (ja) | 論理レベル設定回路 | |
| JPH02139957A (ja) | 半導体集積回路 | |
| JPH11145788A (ja) | フリップフロップ装置および半導体装置 | |
| JPH0485683A (ja) | マイクロプロセッサ | |
| JPS61208559A (ja) | プリンタ−の入出力インタ−フエイス回路 | |
| JPH0344210A (ja) | タイミングパルス発生回路 | |
| JPH04287514A (ja) | パルス幅変調回路 | |
| JPH04196915A (ja) | フリップフロップ回路 | |
| JPH01256805A (ja) | 発振方式自動選択回路 |