JPH0354380B2 - - Google Patents
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- JPH0354380B2 JPH0354380B2 JP13437685A JP13437685A JPH0354380B2 JP H0354380 B2 JPH0354380 B2 JP H0354380B2 JP 13437685 A JP13437685 A JP 13437685A JP 13437685 A JP13437685 A JP 13437685A JP H0354380 B2 JPH0354380 B2 JP H0354380B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるメモリアクセス
制御装置に関し、特に１個以上の要素から成るデ
ータの連続したアクセスの制御を行なうメモリア
クセス制御装置に関する。
制御装置に関し、特に１個以上の要素から成るデ
ータの連続したアクセスの制御を行なうメモリア
クセス制御装置に関する。
従来、ベクトルデータの如く複数要素から成る
データの連続したアクセスの制御を行なうメモリ
アクセス制御装置として、本発明者は昭和58年12
月13日付で出願した特願昭58−234486号明細書に
記載の発明の名称「メモリアクセス制御装置」を
提案している。この提案したメモリアクセス制御
装置は、先頭要素のメモリ単位のアドレス情報、
たとえばバンクアドレスと、要素数とから先行し
てアクセスされるデータの最終要素のメモリ単位
のアドレス情報を求め保持し、引続いてアクセス
される後続データの先頭要素のメモリ単位のアド
レス情報と保持されている先行データの最終要素
のメモリ単位のアドレス情報との差から、後続デ
ータのアクセスを開始してから先行データの最終
要素のメモリ単位がアクセスされるまでのクロツ
クサイクル数を求め、メモリ単位のサイクル時間
とこの求まつたクロツクサイクル数を比較するこ
とにより、後続データのアクセスと先行データの
アクセスで同一のメモリ単位に対してメモリ単位
のサイクル時間内にアクセスされないために、先
行データのアクセス終了後、後続データのアクセ
スを開始するまでの待合せ時間を計算することに
より、複数要素から成るデータを高速に連続して
アクセスできるよう制御している。
データの連続したアクセスの制御を行なうメモリ
アクセス制御装置として、本発明者は昭和58年12
月13日付で出願した特願昭58−234486号明細書に
記載の発明の名称「メモリアクセス制御装置」を
提案している。この提案したメモリアクセス制御
装置は、先頭要素のメモリ単位のアドレス情報、
たとえばバンクアドレスと、要素数とから先行し
てアクセスされるデータの最終要素のメモリ単位
のアドレス情報を求め保持し、引続いてアクセス
される後続データの先頭要素のメモリ単位のアド
レス情報と保持されている先行データの最終要素
のメモリ単位のアドレス情報との差から、後続デ
ータのアクセスを開始してから先行データの最終
要素のメモリ単位がアクセスされるまでのクロツ
クサイクル数を求め、メモリ単位のサイクル時間
とこの求まつたクロツクサイクル数を比較するこ
とにより、後続データのアクセスと先行データの
アクセスで同一のメモリ単位に対してメモリ単位
のサイクル時間内にアクセスされないために、先
行データのアクセス終了後、後続データのアクセ
スを開始するまでの待合せ時間を計算することに
より、複数要素から成るデータを高速に連続して
アクセスできるよう制御している。
しかしながら上述したような従来のメモリアク
セス制御装置は、メモリに対して同時にアクセス
できる要素数が可変である情報処理装置において
は、後続データのアクセスを開始してから先行デ
ータの最終要素のメモリ単位がアクセスされるま
でのサイクル数は同時にアクセス可能な要素数に
よつて変わり、求められた待合せサイクル数が実
際に必要な待合せサイクル数より大きくなり性能
低下の要因となつたり、あるいは実際に必要な待
合せサイクル数より小さくなつたり、求められた
待合せサイクル数が無効となり、ハードウエアの
使用効率が落ちるというような欠点がある。たと
えば、演算器が複数個あつて、全ての演算器に対
して同時にデータをメモリから転送するというよ
うな場合に、ある演算器が故障して、故障した演
算器、または故障した演算器を含む複数の演算器
を切離して縮退して動作を実行するというような
情報処理装置においては、同時にアクセスできる
要素数を可変にする必要があり、この欠点は十分
起こり得るものである。
セス制御装置は、メモリに対して同時にアクセス
できる要素数が可変である情報処理装置において
は、後続データのアクセスを開始してから先行デ
ータの最終要素のメモリ単位がアクセスされるま
でのサイクル数は同時にアクセス可能な要素数に
よつて変わり、求められた待合せサイクル数が実
際に必要な待合せサイクル数より大きくなり性能
低下の要因となつたり、あるいは実際に必要な待
合せサイクル数より小さくなつたり、求められた
待合せサイクル数が無効となり、ハードウエアの
使用効率が落ちるというような欠点がある。たと
えば、演算器が複数個あつて、全ての演算器に対
して同時にデータをメモリから転送するというよ
うな場合に、ある演算器が故障して、故障した演
算器、または故障した演算器を含む複数の演算器
を切離して縮退して動作を実行するというような
情報処理装置においては、同時にアクセスできる
要素数を可変にする必要があり、この欠点は十分
起こり得るものである。
本発明のメモリアクセス制御装置は、互いに独
立にアクセス可能な複数のメモリ単位から構成さ
れ、メモリ単位順に番地付けがなされたメモリに
対して、それぞれがメモリ上に連続に配置される
１個以上の要素から成るデータのアクセスを制御
するメモリアクセス制御装置であつて、 データの要素数を供給する要素数供給手段と、
先頭要素のメモリ単位のアドレス情報を供給する
アドレス情報供給手段と、 前記データの要素数と前記先頭要素のメモリ単
位のアドレス情報とから最終要素のメモリ単位の
アドレス情報を計算するアドレス情報計算手段
と、 該最終要素のメモリ単位のアドレス情報を保持
する保持手段と、 該保持手段に保持されている第１のデータの最
終要素のメモリ単位のアドレス情報と、前記第１
のデータに引続いてアクセスされる第２のデータ
の先頭要素のメモリ単位のアドレス情報との差を
計算する差計算手段と、 同時にアクセスできる要素数を規定するモード
信号によつて前記差計算手段で計算されたアドレ
ス情報の差を補正する補正手段と、 該補正手段により補正されたアドレス情報の差
と、メモリ単位のサイクル時間情報とから、第１
のデータのアクセス要求の送出終了後、第２のデ
ータのアクセス要求の送出を開始しても、第１の
データのアクセスによつて使用状態になつている
メモリ単位が第２のデータのアクセスによつてア
クセスされないための時間間隔を計算する計算手
段を含むことを特徴としている。
立にアクセス可能な複数のメモリ単位から構成さ
れ、メモリ単位順に番地付けがなされたメモリに
対して、それぞれがメモリ上に連続に配置される
１個以上の要素から成るデータのアクセスを制御
するメモリアクセス制御装置であつて、 データの要素数を供給する要素数供給手段と、
先頭要素のメモリ単位のアドレス情報を供給する
アドレス情報供給手段と、 前記データの要素数と前記先頭要素のメモリ単
位のアドレス情報とから最終要素のメモリ単位の
アドレス情報を計算するアドレス情報計算手段
と、 該最終要素のメモリ単位のアドレス情報を保持
する保持手段と、 該保持手段に保持されている第１のデータの最
終要素のメモリ単位のアドレス情報と、前記第１
のデータに引続いてアクセスされる第２のデータ
の先頭要素のメモリ単位のアドレス情報との差を
計算する差計算手段と、 同時にアクセスできる要素数を規定するモード
信号によつて前記差計算手段で計算されたアドレ
ス情報の差を補正する補正手段と、 該補正手段により補正されたアドレス情報の差
と、メモリ単位のサイクル時間情報とから、第１
のデータのアクセス要求の送出終了後、第２のデ
ータのアクセス要求の送出を開始しても、第１の
データのアクセスによつて使用状態になつている
メモリ単位が第２のデータのアクセスによつてア
クセスされないための時間間隔を計算する計算手
段を含むことを特徴としている。
以下、本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第１図は本発明によるメモリアクセス制御装置
の一実施例の構成を示したブロツク図である。図
において、本実施例のメモリアクセス制御装置
は、加算回路１、レジスタ２、減算回路３、ゲー
ト回路４、シフト回路５、減算回路６及びゲート
回路７から構成されている。
の一実施例の構成を示したブロツク図である。図
において、本実施例のメモリアクセス制御装置
は、加算回路１、レジスタ２、減算回路３、ゲー
ト回路４、シフト回路５、減算回路６及びゲート
回路７から構成されている。
加算回路１は、結線１０１を介して供給される
データの先頭要素のバンクアドレスと結線１０２
を介して供給されるデータの要素数を加算し、こ
の加算結果から値“１”を減じてデータの最終要
素のバンクアドレスを計算し、結線１０３を介し
てレジスタ２に供給される。
データの先頭要素のバンクアドレスと結線１０２
を介して供給されるデータの要素数を加算し、こ
の加算結果から値“１”を減じてデータの最終要
素のバンクアドレスを計算し、結線１０３を介し
てレジスタ２に供給される。
レジスタ２は、加算回路１の出力であるデータ
の最終要素のバンクアドレスを保持し、その保持
内容は結線１０４を介して減算回路３に供給され
る。
の最終要素のバンクアドレスを保持し、その保持
内容は結線１０４を介して減算回路３に供給され
る。
減算回路３は、結線１０４を介して供給される
データの最終要素のバンクアドレスから結線１０
１を介して供給されるデータの先頭要素のバンク
アドレスを減じてそれらの差を計算し、結線１０
５を介してゲート回路４に供給される。ここで、
減算回路３に供給されるデータの最終要素のバン
クアドレスと先頭要素のバンクアドレスは、同一
のデータの最終要素および先頭要素のバンクアド
レスではなく、最終要素のバンクアドレスは先行
してアクセスされるデータの最終要素のバンクア
ドレスであり、先頭要素のバンクアドレスは最終
要素を含む先行のデータに引続いてアクセスされ
るデータの先頭要素のバンクアドレスであること
に注意されたい。
データの最終要素のバンクアドレスから結線１０
１を介して供給されるデータの先頭要素のバンク
アドレスを減じてそれらの差を計算し、結線１０
５を介してゲート回路４に供給される。ここで、
減算回路３に供給されるデータの最終要素のバン
クアドレスと先頭要素のバンクアドレスは、同一
のデータの最終要素および先頭要素のバンクアド
レスではなく、最終要素のバンクアドレスは先行
してアクセスされるデータの最終要素のバンクア
ドレスであり、先頭要素のバンクアドレスは最終
要素を含む先行のデータに引続いてアクセスされ
るデータの先頭要素のバンクアドレスであること
に注意されたい。
ゲート回路４は、結線１０５を介して供給され
る先行データの最終要素のバンクアドレスと後続
データの先頭要素のバンクアドレスとの差を、結
線１０６を介して供給されるメモリバンク数情報
によつてマスクし、結線１０７を介してシフト回
路５に供給される。本実施例では、メモリバンク
数は、256バンク、128バンク、64バンクの３通り
のモードがあると仮定し、256バンクの場合には
結線１０５で与えられる全ビツトが有効、128バ
ンクの場合には結線１０５で与えられる最上位ビ
ツトを“０”に抑止、64バンクの場合には結線１
０５で与えられる上位２ビツトが“０”に抑止さ
れるようゲート回路４では制御される。
る先行データの最終要素のバンクアドレスと後続
データの先頭要素のバンクアドレスとの差を、結
線１０６を介して供給されるメモリバンク数情報
によつてマスクし、結線１０７を介してシフト回
路５に供給される。本実施例では、メモリバンク
数は、256バンク、128バンク、64バンクの３通り
のモードがあると仮定し、256バンクの場合には
結線１０５で与えられる全ビツトが有効、128バ
ンクの場合には結線１０５で与えられる最上位ビ
ツトを“０”に抑止、64バンクの場合には結線１
０５で与えられる上位２ビツトが“０”に抑止さ
れるようゲート回路４では制御される。
シフト回路５は、結線１０７を介して供給され
るマスクされたバンクアドレスの差を、結線１０
８を介して供給される演算パイプライン本数情報
によつて右にシフトされて、結線１０９を介して
減算回路６に供給される。本実施例では、演算パ
イプライン本数は、４本、２本、１本の３通りの
モードがあり、４本の場合は４要素、２本の場合
は２要素同時にアクセス可能であると仮定し、４
本の場合は右に２ビツトシフト、２本の場合は右
に１ビツトシフト、１本の場合はシフトしないと
いう制御をシフト回路５で行なう。
るマスクされたバンクアドレスの差を、結線１０
８を介して供給される演算パイプライン本数情報
によつて右にシフトされて、結線１０９を介して
減算回路６に供給される。本実施例では、演算パ
イプライン本数は、４本、２本、１本の３通りの
モードがあり、４本の場合は４要素、２本の場合
は２要素同時にアクセス可能であると仮定し、４
本の場合は右に２ビツトシフト、２本の場合は右
に１ビツトシフト、１本の場合はシフトしないと
いう制御をシフト回路５で行なう。
減算回路６は、結線１１０により供給されるメ
モリ・バンク・サイクル時間情報から結線１０９
を介して供給されるシフトされたバンクアドレス
の差を減じ、結線１１１を介してゲート回路７に
供給される。
モリ・バンク・サイクル時間情報から結線１０９
を介して供給されるシフトされたバンクアドレス
の差を減じ、結線１１１を介してゲート回路７に
供給される。
ゲート回路７は、結線１１１を介して供給され
る減算回路６の出力が負である場合、すなわち減
算回路６の符号ビツトが“１”の場合に減算回路
６の出力を全ビツト“０”にし、結線１１２を介
して出力され、結線１１２の値が待合せサイクル
数として得られる。
る減算回路６の出力が負である場合、すなわち減
算回路６の符号ビツトが“１”の場合に減算回路
６の出力を全ビツト“０”にし、結線１１２を介
して出力され、結線１１２の値が待合せサイクル
数として得られる。
なお、本実施例では、メモリのバンク数は最大
256であるから、結線１０１，１０３，１０４，
１０５，１０７，１０９，および１１１はすべて
８ビツト幅である。また、データの要素数のとり
うる最大値は、演算パイプライン本数が４本の場
合は256、２本の場合は128、１本の場合は64と仮
定する。したがつて、データの要素数を供給する
結線１０２も８ビツト幅である。また、メモリの
バンクサイクル時間は16クロツクサイクルと仮定
する。したがつて、メモリ・バンクサイクル時間
情報を供給する結線１１０も８ビツト幅で表わす
こととする。
256であるから、結線１０１，１０３，１０４，
１０５，１０７，１０９，および１１１はすべて
８ビツト幅である。また、データの要素数のとり
うる最大値は、演算パイプライン本数が４本の場
合は256、２本の場合は128、１本の場合は64と仮
定する。したがつて、データの要素数を供給する
結線１０２も８ビツト幅である。また、メモリの
バンクサイクル時間は16クロツクサイクルと仮定
する。したがつて、メモリ・バンクサイクル時間
情報を供給する結線１１０も８ビツト幅で表わす
こととする。
次に第２図、第３図及び第４図のタイムチヤー
トをも参照して、本発明の一実施例の動作につい
て詳細に説明する。ここで、第２図は演算パイプ
ライン本数が４本、メモリバンク数が256の例、
第３図は演算パイプライン本数が２本、メモリ・
バンク数が256の例、第４図は演算パイプライン
本数が４本、メモリ・バンク数が128の例で、デ
ータの要素数は、第２図および第４図においては
先行データ、後続データとも256、第３図におい
ては先行データ、後続データとも128である。
トをも参照して、本発明の一実施例の動作につい
て詳細に説明する。ここで、第２図は演算パイプ
ライン本数が４本、メモリバンク数が256の例、
第３図は演算パイプライン本数が２本、メモリ・
バンク数が256の例、第４図は演算パイプライン
本数が４本、メモリ・バンク数が128の例で、デ
ータの要素数は、第２図および第４図においては
先行データ、後続データとも256、第３図におい
ては先行データ、後続データとも128である。
第２図の例において、先行データの先頭要素の
バンクアドレスを“０”、後続データの先頭要素
のバンクアドレスを“193”とする。まず、先行
データに対するアクセス要求が発せられると、結
線１０１を介して供給される先頭要素のバンクア
ドレス“０”と結線１０２を介して供給される要
素数“256”が、加算回路２で加えられ、さらに
値“１”が減じられてレジスタ２に取込まれる。
すなわちレジスタ２には先行データの最終要素の
バンクアドレス“255”が保持され、この値は後
続データに対するアクセス要求が発せられるまで
保持される。
バンクアドレスを“０”、後続データの先頭要素
のバンクアドレスを“193”とする。まず、先行
データに対するアクセス要求が発せられると、結
線１０１を介して供給される先頭要素のバンクア
ドレス“０”と結線１０２を介して供給される要
素数“256”が、加算回路２で加えられ、さらに
値“１”が減じられてレジスタ２に取込まれる。
すなわちレジスタ２には先行データの最終要素の
バンクアドレス“255”が保持され、この値は後
続データに対するアクセス要求が発せられるまで
保持される。
後続データのアクセス要求が発せられると、減
算回路３によつてレジスタ２に保持されている先
行データの最終要素のバンクアドレス“255”と
結線１０１を介して供給される後続データの先頭
要素のバンクアドレス“193”との差“62”すな
わち２進表示で“00111110”が計算される。
算回路３によつてレジスタ２に保持されている先
行データの最終要素のバンクアドレス“255”と
結線１０１を介して供給される後続データの先頭
要素のバンクアドレス“193”との差“62”すな
わち２進表示で“00111110”が計算される。
メモリバンク数が256の場合はゲート回路４で
は何の動作も行なわれず、演算パイプライン本数
が４本の場合はシフト回路５では右に２ビツトシ
フトされるから、減算回路６には結線１０９を介
して２進表示で“00001111”すなわち値“15”が
供給される。この値は、後続データのメモリに対
するアクセス要求の送出が開始されてから15クロ
ツクサイクル後に先行データの最後のサイクルで
アクセス要求が送出されたバンクに対して、後続
データの要素のアクセス要求が送出されることを
意味する。
は何の動作も行なわれず、演算パイプライン本数
が４本の場合はシフト回路５では右に２ビツトシ
フトされるから、減算回路６には結線１０９を介
して２進表示で“00001111”すなわち値“15”が
供給される。この値は、後続データのメモリに対
するアクセス要求の送出が開始されてから15クロ
ツクサイクル後に先行データの最後のサイクルで
アクセス要求が送出されたバンクに対して、後続
データの要素のアクセス要求が送出されることを
意味する。
減算回路６は、結線１１０を介して供給される
メモリバンク・サイクル時間“16”から値“15”
を減じ、その差“１”を得る。この値“１”は負
数ではないからゲート回路７では何もされず、結
線１１２を介して待合せサイクル数として出力さ
れる。すなわち、この例では１クロツクサイクル
以上待合せれば先行データのアクセスと後続デー
タのアクセスとでバンクの競合はしない。
メモリバンク・サイクル時間“16”から値“15”
を減じ、その差“１”を得る。この値“１”は負
数ではないからゲート回路７では何もされず、結
線１１２を介して待合せサイクル数として出力さ
れる。すなわち、この例では１クロツクサイクル
以上待合せれば先行データのアクセスと後続デー
タのアクセスとでバンクの競合はしない。
第２図を参照すると、後続データの１回目にア
クセスされるバンクの内、バンク193〜195が使用
状態になつているのはタイミングT48ないしタイ
ミングT63の16サイクルで、バンク１９６が使用
状態になつているのはタイミングT49ないしタイ
ミングT64のサイクルであるから、後続データの
アククセスはタイミングT65のサイクルより後か
ら開始すれば先行データのアクセスによつて使用
状態になつているバンクにはアクセスされない。
先行データのアクセスが終了するのはタイミング
T63のサイクルであるから、ちようどタイミング
T64の１サイクル待合せて後続データのアクセス
を開始できる。
クセスされるバンクの内、バンク193〜195が使用
状態になつているのはタイミングT48ないしタイ
ミングT63の16サイクルで、バンク１９６が使用
状態になつているのはタイミングT49ないしタイ
ミングT64のサイクルであるから、後続データの
アククセスはタイミングT65のサイクルより後か
ら開始すれば先行データのアクセスによつて使用
状態になつているバンクにはアクセスされない。
先行データのアクセスが終了するのはタイミング
T63のサイクルであるから、ちようどタイミング
T64の１サイクル待合せて後続データのアクセス
を開始できる。
次に第３図の例において、先行データの先頭要
素のバンクアドレスを“128”、後続データの先頭
要素のバンクアドレスを“193”とする。第２図
の例と同様に、先行データに対するアクセス要求
が発せられると加算回路１において、結線１０１
を介して供給される先頭要素のバンクアドレス
“128”と、結線１０２を介して供給される要素数
“128”とから最終要素のバンクアドレス“255”
が計算され、レジスタ２に取込まれる。
素のバンクアドレスを“128”、後続データの先頭
要素のバンクアドレスを“193”とする。第２図
の例と同様に、先行データに対するアクセス要求
が発せられると加算回路１において、結線１０１
を介して供給される先頭要素のバンクアドレス
“128”と、結線１０２を介して供給される要素数
“128”とから最終要素のバンクアドレス“255”
が計算され、レジスタ２に取込まれる。
引続いて後続データのアクセス要求が発せられ
ると、減算回路３により、レジスタ２に保持され
ている先行データの最終要素のバンクアドレス
“255”と結線１０１により供給される後続データ
の先頭要素のバンクアドレス“193”との差“62”
すなわち２進表示で“00111110”が計算される。
ると、減算回路３により、レジスタ２に保持され
ている先行データの最終要素のバンクアドレス
“255”と結線１０１により供給される後続データ
の先頭要素のバンクアドレス“193”との差“62”
すなわち２進表示で“00111110”が計算される。
メモリ・バンク数は256であるからゲート回路
４では何もされない。また、演算パイプライン本
数は２本であるから、シフト回路５では減算回路
３で得られた先行データの最終要素のバンクアド
レスと後続データの先頭要素のバンクアドレスと
の差“62”が右に１ビツトシフトされ、減算回路
６には結線１０９を介して、２進表示で
“00011111”すなわち値“31”が供給される。
４では何もされない。また、演算パイプライン本
数は２本であるから、シフト回路５では減算回路
３で得られた先行データの最終要素のバンクアド
レスと後続データの先頭要素のバンクアドレスと
の差“62”が右に１ビツトシフトされ、減算回路
６には結線１０９を介して、２進表示で
“00011111”すなわち値“31”が供給される。
減算回路６は、結線１１０を介して供給される
前記メモリバンクサイクル時間“16”から値
“31”を減じ、“−15”を得てゲート回路７に供給
されるが、負数であるため、ゲート回路７で
“０”にされて、結線１１２を介して待合せサイ
クル数として出力される。すなわち、この例では
先行データのアクセス終了後、待合せることなく
後続データのアクセスを開始しても先行データの
アクセスと後続データのアクセスによるバンク競
合は起きない。
前記メモリバンクサイクル時間“16”から値
“31”を減じ、“−15”を得てゲート回路７に供給
されるが、負数であるため、ゲート回路７で
“０”にされて、結線１１２を介して待合せサイ
クル数として出力される。すなわち、この例では
先行データのアクセス終了後、待合せることなく
後続データのアクセスを開始しても先行データの
アクセスと後続データのアクセスによるバンク競
合は起きない。
第３図を参照すると、後続データの最初のサイ
クルでアクセスされるバンク１９３が先行データ
のアクセスにより使用状態になつているのはタイ
ミングT32ないしタイミングT47のサイクルで、
バンク１９４が先行データのアクセスにより使用
状態になつているのはタイミングT33ないしタイ
ミングT48のサイクルであるから、後続データの
アクセスはタイミングT49のサイクルより後から
開始すれば先行データのアクセスとの間でバンク
の競合は起こらない。先行データのアクセスが終
了するのはタイミングT63であるから、後続デー
タのアクセスは待合せることなくタイミングT64
のサイクルから開始することができる。
クルでアクセスされるバンク１９３が先行データ
のアクセスにより使用状態になつているのはタイ
ミングT32ないしタイミングT47のサイクルで、
バンク１９４が先行データのアクセスにより使用
状態になつているのはタイミングT33ないしタイ
ミングT48のサイクルであるから、後続データの
アクセスはタイミングT49のサイクルより後から
開始すれば先行データのアクセスとの間でバンク
の競合は起こらない。先行データのアクセスが終
了するのはタイミングT63であるから、後続デー
タのアクセスは待合せることなくタイミングT64
のサイクルから開始することができる。
最後に、第４図の例において、先行データの先
頭要素のバンクアドレスを“０”、後続データの
先頭要素のバンクアドレスを“65”とする。先行
データのアクセス要求が発せられると、加算回路
１において、結線１０１を介して供給される先頭
要素のバンクアドレス“０”と、結線１０２を介
して供給される要素数“256”から値“255”が得
られてレジスタ２に取込まれる。ここで、先行デ
ータの最終要素のバンクアドレスは、メモリバン
ク数が128であるため、128を法とする値“127”
であるが、加算回路１およびレジスタ２は８ビツ
ト幅であるため、レジスタ２には値“255”が取
込まれる。
頭要素のバンクアドレスを“０”、後続データの
先頭要素のバンクアドレスを“65”とする。先行
データのアクセス要求が発せられると、加算回路
１において、結線１０１を介して供給される先頭
要素のバンクアドレス“０”と、結線１０２を介
して供給される要素数“256”から値“255”が得
られてレジスタ２に取込まれる。ここで、先行デ
ータの最終要素のバンクアドレスは、メモリバン
ク数が128であるため、128を法とする値“127”
であるが、加算回路１およびレジスタ２は８ビツ
ト幅であるため、レジスタ２には値“255”が取
込まれる。
引続いて、後続のアクセス要求が発せられる
と、減算回路３においてレジスタ２に保持されて
いる値“255”から結線１０１を介して供給され
る後続データの先頭要素のバンクアドレス“65”
が減じられ、その差“190”すなわち２進表示で
“10111110”がゲート回路４に供給される。
と、減算回路３においてレジスタ２に保持されて
いる値“255”から結線１０１を介して供給され
る後続データの先頭要素のバンクアドレス“65”
が減じられ、その差“190”すなわち２進表示で
“10111110”がゲート回路４に供給される。
メモリバンク数は128であるからゲート回路４
では結線１０５を介して供給される８ビツトのデ
ータの内最上位ビツトを“０”にする。この場
合、減算回路３の出力“190”を、ゲート回路４
は最上位ビツトが“０”にされた２進表示
“00111110”、すなわち“62”としてシフト回路５
に供給される。又、演算パイプライン本数は４本
であるから、シフト回路５では結線１０７を介し
て供給される値“62”が右に２ビツトシフトさ
れ、値“15”が減算回路６に供給される。
では結線１０５を介して供給される８ビツトのデ
ータの内最上位ビツトを“０”にする。この場
合、減算回路３の出力“190”を、ゲート回路４
は最上位ビツトが“０”にされた２進表示
“00111110”、すなわち“62”としてシフト回路５
に供給される。又、演算パイプライン本数は４本
であるから、シフト回路５では結線１０７を介し
て供給される値“62”が右に２ビツトシフトさ
れ、値“15”が減算回路６に供給される。
第２図の例と同様に、減算回路６は値“１”を
出力し、ゲート回路７からは結線１１２を介して
待合せサイクル数“１”が出力される。
出力し、ゲート回路７からは結線１１２を介して
待合せサイクル数“１”が出力される。
第４図を参照すると、後続データの最初のサイ
クルでアクセスされるメモリバンクは、先行デー
タのアクセスによつてバンク６５〜６７はタイミ
ングT16ないしタイミングT31のサイクルおよび
タイミングT48ないしタイミングT63のサイクル
がバンク６８はタイミングT17ないしタイミング
T32のサイクルおよびタイミングT49ないしタイ
ミングT64のサイクルが、それぞれ使用状態にな
つているから、後続データのアクセスはタイミン
グT65のサイクルから開始すれば先行データのア
クセスによつて使用状態になつているバンクはア
クセスされない。先行データのアクセスはタイミ
ングT63のサイクルで終了するから、タイミング
T64の１サイクル待合せれば、先行データのアク
セスと後続データのアクセスとでバンクの競合は
生じない。
クルでアクセスされるメモリバンクは、先行デー
タのアクセスによつてバンク６５〜６７はタイミ
ングT16ないしタイミングT31のサイクルおよび
タイミングT48ないしタイミングT63のサイクル
がバンク６８はタイミングT17ないしタイミング
T32のサイクルおよびタイミングT49ないしタイ
ミングT64のサイクルが、それぞれ使用状態にな
つているから、後続データのアクセスはタイミン
グT65のサイクルから開始すれば先行データのア
クセスによつて使用状態になつているバンクはア
クセスされない。先行データのアクセスはタイミ
ングT63のサイクルで終了するから、タイミング
T64の１サイクル待合せれば、先行データのアク
セスと後続データのアクセスとでバンクの競合は
生じない。
なお、本実施例では、演算パイプライン本数が
１本の場合については言及しなかつたが、これま
での説明からその動作については容易に理解でき
よう。
１本の場合については言及しなかつたが、これま
での説明からその動作については容易に理解でき
よう。
以上説明したように、本発明によれば、先行し
てアクセスされる第１のデータの最終要素のアド
レス情報と、第１のデータに引続いてアクセスさ
れる第２のデータの先頭要素のアドレス情報の差
を、同時にアクセスできる要素数を規定するモー
ド信号によつて補正する補正手段を設けることに
より、同時にアクセスできる要素数が可変であつ
ても、第１のデータのアクセス要求の送出終了後
に第２のデータのアクセス要求の送出を開始でき
るまでの時間間隔を極め細かく計算でき、ハード
ウエア使用効率および実効性能が向上するという
効果がある。
てアクセスされる第１のデータの最終要素のアド
レス情報と、第１のデータに引続いてアクセスさ
れる第２のデータの先頭要素のアドレス情報の差
を、同時にアクセスできる要素数を規定するモー
ド信号によつて補正する補正手段を設けることに
より、同時にアクセスできる要素数が可変であつ
ても、第１のデータのアクセス要求の送出終了後
に第２のデータのアクセス要求の送出を開始でき
るまでの時間間隔を極め細かく計算でき、ハード
ウエア使用効率および実効性能が向上するという
効果がある。
第１図は本発明によるメモリアクセス制御装置
の一実施例の構成を示したブロツク図、第２図、
第３図及び第４図はそれぞれ本発明の動作例を示
すタイムチヤートである。 １……加算回路、２……レジスタ、３……減算
回路、４……ゲート回路、５……シフト回路、６
……減算回路、７……ゲート回路、１０１〜１１
２……結線。
の一実施例の構成を示したブロツク図、第２図、
第３図及び第４図はそれぞれ本発明の動作例を示
すタイムチヤートである。 １……加算回路、２……レジスタ、３……減算
回路、４……ゲート回路、５……シフト回路、６
……減算回路、７……ゲート回路、１０１〜１１
２……結線。
Claims (1)
- 【特許請求の範囲】 １ 互いに独立にアクセス可能な複数のメモリ単
位から構成され、メモリ単位順に番地付けがなさ
れたメモリに対してそれぞれがメモリ上に連続に
配置される１個以上の要素からなるデータのアク
セスを制御するメモリアクセス制御装置であつ
て、 データの要素数を供給する要素数供給手段と、
先頭要素のメモリ単位のアドレス情報を供給する
アドレス情報供給手段と、 前記データの要素数と前記先頭要素のメモリ単
位のアドレス情報とから最終要素のメモリ単位の
アドレス情報を計算するアドレス情報計算手段
と、 該最終要素のメモリ単位のアドレス情報を保持
する保持手段と、 該保持手段に保持されている第１のデータの最
終要素のメモリ単位のアドレス情報と、前記第１
のデータに引続いてアクセスされる第２のデータ
の先頭要素のメモリ単位のアドレス情報との差を
計算する差計算手段と、 同時にアクセスできる要素数を規定するモード
信号によつて前記差計算手段で計算されたアドレ
ス情報の差を補正する補正手段と、 該補正手段により補正されたアドレス情報の差
と、メモリ単位のサイクル時間情報とから、第１
のデータのアクセス要求の送出終了後、第２のデ
ータのアクセス要求の送出を開始しても、第１の
データのアクセスによつて使用状態になつている
メモリ単位が第２のデータのアクセスによつてア
クセスされないための時間間隔を計算する計算手
段を含むことを特徴とするメモリアクセス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13437685A JPS61294579A (ja) | 1985-06-21 | 1985-06-21 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13437685A JPS61294579A (ja) | 1985-06-21 | 1985-06-21 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294579A JPS61294579A (ja) | 1986-12-25 |
| JPH0354380B2 true JPH0354380B2 (ja) | 1991-08-20 |
Family
ID=15126942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13437685A Granted JPS61294579A (ja) | 1985-06-21 | 1985-06-21 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294579A (ja) |
-
1985
- 1985-06-21 JP JP13437685A patent/JPS61294579A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294579A (ja) | 1986-12-25 |
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