JPH0360059A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0360059A
JPH0360059A JP1195523A JP19552389A JPH0360059A JP H0360059 A JPH0360059 A JP H0360059A JP 1195523 A JP1195523 A JP 1195523A JP 19552389 A JP19552389 A JP 19552389A JP H0360059 A JPH0360059 A JP H0360059A
Authority
JP
Japan
Prior art keywords
package
semiconductor chip
cap
main surface
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1195523A
Other languages
English (en)
Inventor
Ichiro Tsuchikane
土金　一郎
Takao Yoshimoto
吉本　隆夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP1195523A priority Critical patent/JPH0360059A/ja
Publication of JPH0360059A publication Critical patent/JPH0360059A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

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  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に熱を発しやす（・半導
体装置や、ＩＣ，ＬＳＩなどの半導体装置に関する。
〔従来の技術〕
第２図において、従来の半導体装置では、パッケージの
基板３の内部の主面上に、半導体チップ１を固着し、こ
の半導体チップ１の上のパッドと基板３上の導体パター
ンとをポンディング・ワイヤ４で電気的に接続していた
にすぎない。このワイヤ４及び半導体チップ１上に、離
間して、パッケージのキャップが設けられていた。
従来のこの種の半導体装置では、パッケージした中に、
ガス又は単に空気が入っているだけであった。
〔発明が解決しようとする課題〕
前述したパッケージした中にガス又は単に空気が入って
いるだけの半導体装置では、半導体チップ１の上主面か
ら放出する熱は、ガス又は空気を介しての放出しか行な
っていないため、熱が放出しにくいという欠点があった
。
また半導体チップの下主面から、パッケージを通して、
はとんどの熱が放出するため、パッケージが熱を帯びて
しまい、パッケージの強度の低下や、寿命の短縮等の欠
点があった、 本発明の目的は、前記欠点が解決され、熱の放出が良好
で、パッケージ強度を向上させ、寿命を延した半導体装
置を提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置の構成は、パッケージの基板上に固
着された半導体チ、ブの主面に熱導伝性の良好な物質を
付着させ、前記物質を部分的に前記パッケージのキャッ
プへ接触させてなることを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の半導体装置を示す断
面図、第１図（ｂ）は図（ａ）の熱導伝性の高い物質部
分を示す斜視図である。
第１図（ａ）　、　（ｂ）において、本実施例は、パッ
ケージされた半導体チップ１の上上面に、熱導伝性の高
い物質２を付着させ、その物質２の少なくとも一部５を
、パッケージのキャップ６へ接触させることにより、構
成される。ＩＣチップｌで発生した熱は、熱導伝性の高
い物質２から上記物質の少なくとも一部５を伝わり、パ
ッケージのキャップ６から外部へ放出される。
尚、第１図（ｂ）において、キャップ６の部分が除去さ
れて、一部５等が示されている。
〔発明の効果〕
以上説明したように、本発明は、熱導電性の高い物質を
半導体チップの上主面に付着させ、この物質の少なくと
も一部をパッケージのキャップへ接触させているため半
導体チップで発生した熱を、容易にパッケージ外へ放出
することができ、また半導体チップの上土面から熱を放
出することにより、半導体チップの下主面からパッケー
ジを通して放出する熱が減少し、パッケージの耐久性を
高めることができるという効果がある。
【図面の簡単な説明】
第１図（ａ）は本発明の一実施例の半導体装置を示す断
面図、第１図（ｂ）は第１図（ａ）の内部の一部を示す
斜視図、第２図は従来の半導体装置を示す断面図である
。 １・・・・・・半導体チップ、２・・・・・・熱導伝性
の高い物質、５・・・・・・一部、３・・・・・・パッ
ケージの基板、４・・・・・・ボンディングワイヤ、６
・・・・・・キャップ。

Claims (1)

    【特許請求の範囲】
  1. パッケージの基板上に固着された半導体チップの主面に
    熱導伝性の良好な物質を付着させ、前記物質を部分的に
    前記パッケージのキャップへ接触させてなることを特徴
    とする半導体装置。
JP1195523A 1989-07-27 1989-07-27 半導体装置 Pending JPH0360059A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177288A (ja) * 1992-12-03 1994-06-24 Nec Corp 半導体装置
JPH07254668A (ja) * 1994-01-11 1995-10-03 Samsung Electron Co Ltd 高熱放出用の半導体パッケージ
US5485039A (en) * 1991-12-27 1996-01-16 Hitachi, Ltd. Semiconductor substrate having wiring conductors at a first main surface electrically connected to plural pins at a second main surface

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