JPH0364066A

JPH0364066A - バイポーラｃｍｏｓ型半導体集積回路の製造方法

Info

Publication number: JPH0364066A
Application number: JP1199280A
Authority: JP
Inventors: Shunichi Kuroda; 俊一黒田; Takao Kato; 貴雄加藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-08-02
Filing date: 1989-08-02
Publication date: 1991-03-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体集積回路に係り、特にバイポーラ素子
と０ＭＯ３素子を同一基板上に形成するバイポーラＣＨ
Ｏ５（以下、Ｂｉ　ＣＭＯ３と略す）型半導体集積回路
の製造方法に関するものである。

（従来の技術）近年、アナログ・デジタル混載や０ＭＯ５の高速化を図
る目的でＢｉ　ＣＭＯ５混載技術を使用する場合が多く
なり、これが複合技術分野の主流となってきている。

ａｔＣ目ＱＳＬＳＩ（バイポーラＣＭＯＳ型半導体集積
回路）は、バイポーラ素子とＣＭＯＳ素子の特徴を兼ね
備えているために、高速、高集積、高耐圧、高負荷駆動
能力、低消費電力等の優れた性能を実現できるものの、
構造的にはバイポーラ素子を搭載するために、エピタキ
シャル層や分離拡散が必要である。

また、バイポーラ素子及びＣＭＯＳ素子の性能を損なわ
ずに同時形成させるための工程が複雑であり、マスク数
が増える等、経済性の面では不利である。

ここで、従来のＢｉ　ＣＭＯ３型半導体集積回路につい
て図を用いて説明する。

第２図はかかる従来のＢｉ　ＣＭＯ５型半導体集積回路
の全体構成を示す断面図である。

この図に示すように、Ｐ−型半導体基板１にはＮ゛埋込
拡散層２が形成されており、該Ｎ４埋込拡散層２はＮＰ
Ｎ　Ｂｉ　Ｔｒｌｏｏのコレクタシリーズ抵抗を下げる
ために、通常Ａｓやｓｂを用いて２０〜１００Ω／口に
拡散される。なお、ＮＰＮ　Ｂｉ　ＴｒｌＯＯの部分の
製造方法は特開昭６３−１０２２５９号に開示されてい
る。また、ＰＭＯ３３００が寄生バイポーラ動作を起こ
さないように、Ｎ゛埋込拡散Ｎ２をＰＭＯ３３００形戒
領域にも同時に拡散しておく。

Ｐ゛分離拡散層３は、ＮＰＮ　Ｂｔ　Ｔｒ　１００の素
子分離領域に予めイオンインプランテーション法等で形
成しておき、次工程のエピタキシャル層程や分離拡散時
にＰ−型半導体基板１からの上方拡散を利用して分離拡
散時間を短縮するために用いるものであり、通常はＢ（
ホウ素）を用いて５０〜３００Ω／口に設定される。こ
こでもＮＨＯ２２００が寄生バイポーラ動作を起こさな
いように、Ｐ゛分離拡散層３をＮＨＯ２２００形成領域
にも同時に形成しておく。

Ｎ−型エピタキシャル層４は、ＮＰＮ　Ｂｉ　Ｔｒ　１
００の素子特性とＰＭＯ５３００のゲートスレッシュホ
ールド電圧を制御できるように、その濃度及び厚さが決
められている。５はＰ−拡散領域である。

Ｐ拡散Ｎ６は、ＮＰＮ　Ｂｔ　Ｔｒ　１０（ｌのアクテ
ィブベースを形成し、Ｐ゛拡散領域７は、ＰＭＯ５３０
０のソース・ドレイン及びＮＰＮ　Ｂｉ　Ｔｒ　１００
のインアクティブベース層を形成する。このインアクテ
ィブベース層は、ベース層にオー稟ツクコンタクトを取
るために必要である。

また、Ｎ゛拡散層８は、ＮＨＯ２２００のソース・ドレ
イン及びＮＰＮ　Ｂｉ　Ｔｒ　１００のエミッタ・コレ
クタ層のコンタクト取出し層を形成する。

Ｐ拡散層６、Ｐ゛拡散領域７及びＮ゛拡散層８は、それ
ぞれＰ、Ｐ”　、Ｎ”　ｗｉ域を形成するように、酸化
膜ＩＯをマスクとして選択拡散される。なお、９はＰＭ
Ｏ５３００，Ｎ？ＩＯ３２００のゲートである。

このようにして、Ｂｔ　ＣＭＯ３型半導体集積回路が構
成されるが、エピタキシャル層形成以降の工程は通常の
ＣＭＯ５製造工程にアクティブベース層形成工程が加わ
るだけであり、その大部分が同時に形成されるようにな
っている。従って、Ｂｉ　ＣＭＯ３型半導体集積回路の
製造工程の経済性を追求するには、エピタキシャル層形
成以前の工程の簡略化が不可欠である。

（発明が解決しようとする課題）しかしながら、上記した製造方法では、Ｎ″埋込拡散Ｎ
２とＰ゛分離拡散層３とが隙間なく隣接することになる
ため、その接合耐圧が１Ｏ−１５Ｖと低い、このことに
よって、例えば、Ｂｉ　Ｔｒの耐圧（ＢＶＣＥＯ）が４
０Ｖ程度の高耐圧Ｔｒを、Ｂｔ　ＣＭＯ３素子のＢｉ　
ＴｒとしてＰ−型半導体１１１上に形成した場合、Ｂｔ
　Ｔｒが４０Ｖでブレークダウンする前に、上記Ｎ°埋
込拡散層２とＰ°分離拡散ＩＩ３との接合耐圧１０〜１
５Ｖ程度で素子耐圧が決まってしまうという問題点があ
った。

なお、この問題点を解決するために、第３図に示すよう
な断面構造を有するＢｉ　ＣＭＯ３型半導体集積回路が
あるが、この場合、Ｎ°埋込拡散層２２とＰ′″分離拡
散層２４を形成するにあたり、熱酸化、ホトリソ・エツ
チング、アニールのサイクルを２回繰り返す必要がある
ため、 ■工程数が増加し、より長い時間を要する。

■層の合わせズレを考慮しなければならないため、Ｎ°
埋込拡散層２２とＰ゛分離拡散層２４との間隔を必要以
上にとらねばならない。

という問題点があった。

なお、この図において、２１はＰ−型半導体基板、２５
はＮ−エピタキシャル層、２６はＮＰＮ　Ｂｉ　Ｔｒ　
４００のアクティブベースを形成するＰ拡散層である。

Ｐ゛拡散領域２７は、ＰＭＯ３６００のソース・ドレイ
ン及びＮＰＮ　Ｂｉ　Ｔｒ　４００のインアクティブベ
ース層を形成する。２８はＮ゛拡散層であり、ＮＨＯ２
５００のソース・ドレイン及びＮＰＮ　８４　Ｔｒ　４
００のエミッタ・コレクタ層のコンタクト取出し層を形
成する。また、２９はＰウェル、３０はＮウェル、３１
は酸化膜、３２はＡＩ電極、３３はゲートである。

本発明は、以上述べたように、（１）第２図に示すように、Ｎ″埋込層とＰ＋埋込層と
がぶつかっていることにより、その接合耐圧が低くなっ
てしまう。

（２）第３図に示すように、Ｎ゛゛込層とＰ°°込層と
の間隔を広げるようにすると、 ■工程数が増加し、処理時間が長くなる。

■層の合わせズレを考慮するため、素子サイズが大きく
なる。

といった問題点を除去し、Ｎ゛埋埋込層形領領域Ｐ°埋
埋込層形領領域を１枚のマスクを用いて形成し、かつ、
アニールはＮ゛゛込層とＰ°°込層の両方を同時にまと
めて行うため、Ｎ゛埋込屓とＰ゛゛込層との間隔を広げ
ても工程が短縮でき、かつ、層の合わせズレがない、高
耐圧素子を有するバイポーラＣＭＯ３型半導体集積回路
の製造方法を提供することを目的とする。

（課題を解決するための手段）本発明は、上記目的を達成するために、バイポーラＣＭ
Ｏ５型半導体集積回路の製造方法において、第１導伝型
Ｓｔ基板上全面にＳｉＯ１膜を形成後、そのＳｉｎｇ膜
上にＳｉｚｅｓ膜を形成する工程と、第１導伝型不純物
層及び第２導伝型不純物層を形成する領域の前記Ｓｉｓ
Ｎｉ　ＭＡを同時に除去後、第１導伝型不純物層形威頚
域上に第１導伝型ガラスを形成する工程と、前記第２１
伝型不純物層形威領域上にある前記５ｋＯｔ膜をエツチ
ング除去する工程と、前記第２導伝型不純物をイオン注
入する工程と、アニールを行い拡散層を形成する工程と
を順に施すようにしたものである。

（作用）本発明は、上記したように、Ｂｉ　ＣＭＯ３型半導体集
積回路の製造方法において、Ｓｉ基板表面にＳｉ０ｇ膜
を形成し、そのｓｔｏｗ膜上にＳｉＪａ膜を形成後、Ｎ
°°込層及びＰ″埋込層となる部分のＳｉ３Ｎ、膜を除
去し、ＦＩＳＧを全面に形成する０次に、Ｎ″埋込層と
なる部分のＢＳＧ及びＳｉｆｔ膜を除去し、ｓｂインプ
ラを行い、Ｓｉ基板表面にＮ゛埋込層形形成ためのＮ型
不純物（Ｓｂ）を形成する。従って、高耐圧用Ｂｉ　０
ＭＯ３基板として、Ｎ４埋込層とＰ００埋込との距離を
とったにもかかわらず、工程数を低減することができ、
しかも、Ｎ０埋込層とＰ９９埋込とは目標耐圧を得られ
るだけの間隔をとれば良いため、合わせズレがなく、チ
ップ面積の縮小化を図ることができる。

（実施例）以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の実施例を示すバイポーラＣＭＯ５型半
導体集積回路の製造工程断面図である。

なお、以下の説明では、エピタキシャル成長工程までを
詳細に説明し、エピタキシャル形成以降の素子形成工程
については従来技術と同じであるので、簡単に説明する
。

（１〉まず、第１図（ａ）に示すように、Ｐ−型半導体
（Ｓｉ）基板４１上にＳｉＯ□膜４２を５００人形威し
、更に、既知１７）ＣＶＤ法を用イテ、Ｓｉｆｔ膜４２
上ニＳｉｉＮａ膜４３を３０００人形成する。

（２〉次いで、既知のホトリソ・エツチング技術を用い
て、第１図（ｂ）に示すように、後にＮ゛゛込層、Ｐ°
°込層及びそれらの境界領域となる部分のＳｉｓＮ＊膜
４３及びＳｉｆｔ膜４２を同時に除去する。この場合、
Ｎ゛゛込層とＰ゛゛込層との間隔が、１６ｐｍ程度あれ
ば、ＩＩＱ　Ｖの耐圧が得られる。

（３）次に、Ｐ−型半導体基板４１上全面にＢＳＧＳ電
膜を形成後、既知のホトリソ・エツチング技術を用いて
、第１図（ｃ）に示すように、Ｎ゛埋埋込層形領領域Ｂ
ＳＧＳ電膜を除去する。続いて、４０にｅＶ、　２ＸＩ
ＯＩｓイオン／ｄの条件にてｓｂイオン注入４６を行い
、Ｎ０層４日を形成する。

（４）次に、Ａｒ　・Ｏｘガスを用いて１２０（１”ｃ
、　　３時間のドライブインを行い、第１図（ｄ）に示
すように、Ｎ４層４８及びＢＳＧ　１１１４５からの拡
散による１４層４９をそれぞれ形成する。

（５）ドライブイン完了後、ＢＳＧ　１１１４５．Ｓｉ
ｓＮ４１１１４３、ｓｔｏｗ膜４２膜上２ぞれ除去し、
第１図（ｅ）に示すように、Ｐ−型半導体基板４１上に
Ｎエピタキシャル層５０を形成する。

以降は、従来技術と同様の工程であるので、簡単に説明
する。

（６〉Ｎエピタキシャル層５０を形成後、第１図（ｆ）
に示すように、ＰＭＯ３形戒領域にＮウェル５１をＮＭ
Ｏ３形ｔｃ　ｅＩ域にＰウェル５２をそれぞれ形成する
。

（７）次に、ＳｉｓＮａ膜を堆積し、第１図（ｇ）に示
すように、素子形Ｗｉ　６ｉ域にその５ＬｓＮａ膜５３
を残したまま、ＬＯＧＯ５酸化を行い、酸化膜５４を形
成する。

（８）次に、Ｓｉ３Ｎ、膜５３を除去後、第１図（ｈ）
に示すように、ＮＰＮ　Ｂｉ　Ｔｒのベース形ｔｃ　８
１域にＢ（ホウ素）５５を注入し、２層５６を形成する
。

（９）次に、全面に多結晶シリコンを形成後、ＮＨＯ２
のゲートとなる部分に、第１図（ｉ）に示すように、既
知のホトリソ・エツチング技術を用いて多結晶シリコン
からなるゲート５７を形成する。

（１０）次に、第１図Ｕ）に示すように、ＮＰＮ　Ｂｉ
　Ｔｒのコレクタ及びエミッタと共通して、ＮｒｌＯ３
形戒領域のソース・ドレインにＮ０不純物としてのＡｓ
（砒素）５８をイオン注入し、Ｎ４層５９を形成する。

（１１〉次いで、第１図（ｋ）に示すように、ＰＭＯ５
形成領域のソース・ドレインにＰ４不純物としてのＢ（
ホウ素）６０を注入し、Ｐ゛層６１を形成する。

（工２〉最後に、配線層を形成し、ホトリソ・エツチン
グ技術を用いてパターニングし、ＮＰＮ　Ｂｔ　Ｔｒ　
７００　。

ＮＨＯ５８００、ＰＭＯ３９００を各々形成し、第１図
（１）に示すようになバイポーラＣＭＯ５型半導体集積
回路を完成させる。

なお、前記実施例におけるＮＰＮ　Ｂｉ　Ｔｒに代えて
、ＰＮＰ　Ｂｉ　Ｔｒを形成するようにしてもよい、更
に、他のＢｌ素子、例えば抵抗素子などを形成するよう
にしてもよい。

また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果）以上、詳細に説明したように、本発明によれば、Ｐ″埋
埋込層形領領域Ｎ゛埋埋込層形領領域を同一のフォトマ
スクにて形成し、これらの埋込層の拡散を同一の熱処理
で行うようにしたので、高耐圧用Ｂｉ　ＣＭＯ３基板と
して、Ｎ″壇込層とＰ゛゛込層との距離をとったにもか
かわらず、（１）工程数を低減することができる。

（２）Ｎ″″込層とＰ”ｔｌ込層とは目標耐圧を得られ
るだけの間隔をとれば良いため、合わせズレがなく、チ
ップ面積の縮小化を図ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すバイポーラＣＭＯ５型半
導体集積回路の製造工程断面図、第２図は従来のＢｉ　
ＣＭＯＳ型半導体集積回路の全体構成を示す断面図、第
３図は従来の他のＢｉ　ＣＭＯＳ型半導体集積回路の全
体構成を示す断面図である。４１・・・Ｐ−型半導体（Ｓｉ）基板、４２・・・Ｓｉ
０ｇ膜、４３゜５３・・・ＳｉＪ、膜、４５・・・ＢＳ
Ｇ膜、４８．５９・・・Ｎ°層、４９゜６１・・・１４
層、５０・・・Ｎエピタキシャル層、５１・・・Ｎウェ
ル、５２・・・Ｐウェル、５７・・・ゲート。

Claims

【特許請求の範囲】（ａ）第１導伝型Ｓｉ基板上全面にＳｉＯ＿２膜を形成
後、該ＳｉＯ＿２膜上にＳｉ＿３Ｎ＿４膜を形成する工
程と、（ｂ）第１導伝型不純物層及び第２導伝型不純物層を形
成する領域の前記Ｓｉ＿３Ｎ＿４膜を同時に除去後、第
１導伝型不純物層形成領域上に第１導伝型ガラスを形成
する工程と、（ｃ）前記第２導伝型不純物層形成領域上にある前記Ｓ
ｉＯ＿２膜をエッチング除去する工程と、（ｄ）前記第
２導伝型不純物をイオン注入する工程と、（ｅ）アニールを行い拡散層を形成する工程とを順に施
すことを特徴とするバイポーラＣＭＯＳ型半導体集積回
路の製造方法。