JPH0397231A - 素子の作製方法並びに半導体素子およびその作製方法 - Google Patents

素子の作製方法並びに半導体素子およびその作製方法

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JPH0397231A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、素子およびその作製方法並びに半導体素子お
よびその作製方法に関する。
［従来の技術および 発明が解決しようとする課題］ 従来の半導体集積回路の問題点について、次の３つの実
例をあげて説明する。
最初の例は、バイポーラトランジスタである。
バイポーラトランジスタを用いた最も代表的な回路とし
てＥ　Ｃ　Ｌ　（ｅｍｆｔｔｅｒ　ｃｏｕｐｌｅｄ　Ｌ
ｏｇｉｃ　）回路があるが、そのスイッチング時間のｔ
ｐｄは、次式で表される。
ｊｐｄ　　ＣＣｒｂｂ４ＡＣＴｃ＋＋Ｃｄ＋１”Ｖｓ・
（ＣＴｓ＋”Ｃｄａ＋）／Ｉｃｓただし、 ｒｂｂ・　：入力トランジスタのベース抵抗Ａ：一カレ
ントスイッチ回路の電圧増幅率ｖｓ：論理振幅電圧 Ｃｒｃ＋　　：人カトランジスタのベースコレクタ接合
容量 ＣｄＩ二入カトランジスタの拡散容量およびエミッタベ
ース間接合容量 １（５：入カトランジスタの電流量 ＣｔｓＩ：入カトランジスタのコレクタ側寄生容量 Ｃｄａｌ：出力エミッタホロワトランジスタの拡散容量 上式からわかるように、ＥＣＬ回路で、低電流域すなわ
ち■ｃｓが小さいときは、（１）式の第２項のコレクタ
応答時間により遅延時間が決定される。一方、ｒｃｓが
大きい領域では、第１項のべ−ス応答時間が支配的にな
り、すなわち、ｒ　ｂｂ’ＣＴＣの低減と拡散容量の低
減すなわちｆｔ値の向上が高速化への重要なポイントに
なっている。
現在、高速化を目指して、第１５図に示す如き、Ｓ　Ｓ
　Ｔ　（　５ｕｐｅｒ−ｓｅｌｆ−ａｌｉｇｎｅｄ　ｐ
ｒｏｃｅｓｓＴｅｃｈｎｏ　ｌｏｇｙ）を用いたトラン
ジスタが提案されている。２０１はｐ型半導体基板、２
０２はｐ４半導体よりなる隣接する素子間の分離領域、
２０３はｎ＋埋込層（ｎ”−ＢＬ）、２０４はｎ型工ビ
タキシャル層、２０５はフィールド酸化層、２０６はＳ
ｉ，Ｎ４膜、２０７はｐ型ベース領域、２０８はｐ０多
結晶Ｓｔベース電極、２０９はｎ＋エミッタ領域、２１
０はｎ＋多結晶Ｓｉエミッタ電極、２１１，２１２，２
１３は、それぞれ金属よりなるベース、エミッタ、コレ
クタ用電極である。
本従来例におけるエミッタ、ベース領域の拡大図を第１
６図に示す。第１６図からわかるように、エミッタ領域
２０９近傍にベースコンタクト用のｐ３多結晶Ｓｆベー
ス電極２０８が形成されているため、外部ベース抵抗の
低減が図られている。
しかしながら、上述した従来例においては次に示すよう
な問題点をかかえている。
（１−１）ｎ”多結晶Ｓｉ層２１０と単結晶エビタキシ
ャル層２０４のｐ型ベース領域２０７との界面に自然酸
化膜２１４が存在し、バイボーラ特性（特にエミッタ接
地電流増幅率）にバラツキが生じる。
本構造におけるエミッタ領域２０９は、ＤＯＰＯ　Ｓ　
（ｄｏｐｅｄ　ｐｏｌｙ　ｓｉｌｉｃｏｎ）エシッタと
通常呼ばれるもので、ｎ′多結晶Ｓｉ層２１０中の不純
物をエビタキシャル層の２０９部に熱拡散により導入し
形成される。しかし、ｐ型ベース領域２０７上に０１多
結晶Ｓｉ層２１０を形成するためには、その形成前にウ
エハを一端大気中に出さざるを得ないため、ｐ型ベース
領域２０７上に自然酸化膜２１４が付着する。この自然
酸化膜２１４は、プロセス上制御が不可能なため、不均
一であり、ｐ型ベース領域２０７内への不純物の拡散が
不均一となる。
したがって、技本的な解決には、自然酸化膜を形成しな
いプロセスにする必要があるが、現状ではエミッタ領域
２０９のコンタクトホールパターニング工程がｎ＋多結
晶Ｓｉ２１０の形成前に必要であり、エビタキシャル層
２０４のｐ型ベース領域２０７の上面が必ず大気にふれ
、自然酸化膜が付着してしまう。
（１−２）エミッタ領域２０９形成のためのコンタクト
ホール形成工程（穴開け）を、ドライエッチングで行う
と、その下部に存在するベース領域２０７にダメージを
与える。
ダメージが入らないエッチングとしてウェットエッチン
グを用いればよいが、ウェットエッチングを用いるとコ
ンタクトホールのサイズが大きくならざるを得す、微細
なエミッタ領域を形成することはできない。ダメージが
生じないドライエッチングング法の開発は進められてい
るものの、現状では十分なものはない。
（１−３）ベース抵抗が依然大きく、高速動作の支障と
なっている。
すなわち、上記説明のＳＳＴを用いたバイポーラトラン
ジスタは従来のものに比較して外部ベース抵抗の低減化
は図られているもののベース電極２０８の材料に多結晶
Ｓｉを用いているので、抵抗が依然大きい。
次に、ＭＯＳＦＥＴの問題点について説明する。
（２−１）＠細化にともなって、寄生抵抗のためにドレ
イン電流Ｉｐ、ｇｍ（ミδＩｐ／δＩａ）の劣化が顕著
になる。
第１７図に従来の微細ＭＯＳＦＥＴで最も使用されてい
るＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａ
ｉｎ）構造における実効チャネル長（横軸、Ｅｆｆｅｃ
ｔｉｖｅＣｈａｎｎｅｌ　Ｌｅｎｇｔｈ）と、ドレイン
電流（縦軸、Ｄｒａｉｎ　Ｃｕｒｒｅｎｔ　）との関係
における計算値（Ｃａｌｃｕｌａｔｅｄ）と、実測値と
を示す。計算は、寄生抵抗、速度飽和を考慮した等価回
路モデルにより計算したものである。第１７図からわか
るように、実効チャネル長が０．２μｍに近ずくにつれ
て寄生抵抗が増大し、非飽和領域での電流低下が著しく
なる。
（２−２）ソース・ドレイン領域を拡散層で形成する従
来のＭＯＳＦＥＴ構造では、微細領域での短チャネル化
が顕著になる。
第１８図に、チャネル長Ｌ（横軸、ＣＨＡＮＮＥＬＬＥ
ＮＧＴ｝Ｉ）に対するしきい値電圧（縦軸、ＴＨＲＥ−
ＳＨＯＬＤ　ＶＯＬＴＡＧＥ　）ｖＴノ変化をソース・
ドレイン拡散層Ｌｖ深さＸ」をパラメタにして表す。第
１８図からわかるように、通常のＭＯ　Ｓ　Ｆ　ＥＴは
Ｘｊが深いと短チャネル化によりしきい値低下が顕著に
なる。しかしながら、従来のＭＯＳＦＥＴのソース・ド
レインの拡散層は、ゲートをマスクとし、イオン注入に
より形成するため、ＸＪとしては、０．１μｍ程度の深
さのものが最も浅く、それ以上に浅いソースドレイン部
の形成は難しい。
（２−３）ゲート材料の選択がかなり限定される。
従来のＭＯ　Ｓ　Ｆ　ＥＴは、ゲートをマスクにし、イ
オン注入によりソース・ドレインの拡散層を形成する。
よって、ゲート材料としては、（１）耐イオン注入の特
性を有すること。
（２）イオン注入で形成したソース・ドレインの活性化
のために５５０℃以上の温度において熱処理を行うので
、少なくとも５５０℃以上の温度に耐える材料であるこ
と。
（３）ゲートとソース・ドレイン間のリークＥ　？’ｆ
Ｅ発生防止のため、ゲート部周囲に絶縁層形成が可能な
こと。
（４）高速動作に向けて低抵抗であること。
（５）短チャネル化によるしきい値低下を抑制するため
に、所望の仕事関数の材料が使用できること。
等の事項が要求される。たとえば、ゲート材料としてＡ
ｕ（アルミニウム）を使用して低抵抗化を図ろうとする
と、上記（２）の耐熱性の問題で使用できなくなってし
まう。
最後に、従来の配線の問題点について説明する。第１９
図は、従来の配線工程を示す図であり、２１５は基板も
しくはクエ八層であり、例えばｐ型半導体層とする．２
１６はフィールド酸化膜、２１７は配線とコンタクトを
とるための拡散層で木例においてはｎゝ半導体層とする
。
２１８は絶縁層で例えばＣＶＤ装置で形成されたＳｉＯ
２等である。２１９は配線用金属、２２０は配線金属２
１９をバターニングするためのレジストである。第１９
図（ａ）は、レジストパターニングが終了した段階を示
す図であり、このウエハをＲ　Ｉ　Ｅ　（Ｒｅａｃｔｉ
ｖｅ　Ｉｏｎ　Ｅｃｈｉｎｇ　）装置内に導き、第１９
図（ｂ）に示す如く、金属配線をエッチングする。第１
９図（ｂ）において、２２２は配線用金属のエッチング
ング残りである。このエッチング残り２２２は、絶縁層
２１８の表面上のミクロなすきまに金属が入ったために
、あるいは、ＲＩＥ雰囲気にウエハをさらしたとき、レ
ジスト２２０が雰囲気中に飛び、飛んだレジストが金属
表面に付着し、それがマスクとなるために生じるもので
ある。この残りの金属はリーク電流の原因となる。
次に、エッチング後、配線用金属をパターニングしたレ
ジストをハクリする工程を第１９図（Ｃ）に示す。第１
９図（Ｃ）に示すように、通常トリクロエチレン等の有
機物によりレジストのハクリと洗浄を行うわけであるが
、かかる方法ではレジストの残り２２３が生じてしまう
。レジストの除去のために酸素プラズマ中にウエハを放
置し、レジストを取り除く方法（通称０２アツシング）
も使用されるが、プラズマ中にウエハが放置されるので
、これによるダメージが生じる等の問題も生じている。
以上説明したように、従来の配線工程では、（３−１）
絶縁層表面上に、配線用金属がミクロのレベルで残り、
この残りの金属を通し、リーク電流が流される。
（３−２）配線のパターニングに使用するレジストが完
全には除去されず、ウェハ上に有機系の不純物が残る。
（３−３）レジスト除去にあたって、０２アツシングを
用いると、ウェハ内部にプラズマによるダメージが生じ
る。
等の問題点がある。
結局、従来の技術においては、素子特性に重要な影響を
与える各種成膜面（半導体面、絶縁層面等）の表面状態
をクリーンな状態に保とうとしても、自然酸化膜、ある
いはレジスト残漬に起因する不純物の介入を防止するこ
とができず、従って、各種成膜面に自然酸化膜あるいは
不純物の存在しない素子は存在しなかった。
［課題を解決するための手段］ 上記課題を解決するため本発明の要旨は以下のように構
威される。
本発明の第１の要旨は、自然酸化膜またはレジスト残漬
に起因する不純物粒子が表面に存在しない第１の膜と、
該第１の膜の表面に隣接する面上に形成された導電性材
料層とを少なくとも有し、該導電性材料層の表面には該
導電性材料層との表面反応により形成した絶縁性化合物
膜が形成され、かつ、該第１の膜の表面上には素子構成
上必要な所望の第２の膜が形成されていることを特徴と
する素子に存在する。
本発明の第２の要旨は、第１の膜の表面に、後に形成さ
れる絶縁性化合物に対して選択的にドライエッチングが
可能な絶縁膜を形成する工程、該第１の膜の表面に隣接
する面上に、該絶縁膜の側郎の少なくとも一部を露出さ
せて導電性材料層を形成する工程、 該導電性材料層の表面に、該導電性材料層との表面反応
により絶縁性化合物膜を形成する工程、 該絶縁膜をドライエッチングすることにより該第１の膜
の表面を露出させた後、該第１の膜の表面に素子構成上
必要な第２の膜を形成する工程、 を少なくとも有することを特徴とする素子の作製方法に
存在する。
本発明の第３の要旨は、バイポーラトランジスタにおい
て、ベース領域上に導電性材料が設けられ、かつ、ベー
ス領域と対向する側の導電性材料表面に、前記導電性材
料を含む絶縁性化合物が形成されていることを特徴とす
る半導体素子に存在する。
本発明の第４の要旨は、バイポーラトランジスタにおい
て、ベース領域上に導電性材料が設けられ、かつ、ベー
ス領域と対向する側の導電性材料表面の一部に前記導電
性材料を含む絶縁性化合物が形成され、かつ、前記絶縁
性化合物が形成されていない領域においてベース用配線
と接続することを特徴とする半導体素子に存在する。
本発明の第５の要旨は、ベース領域上に導電性材料が設
けられ、かつ、ベース領域と対向する側の導電性材料表
面に、前記導電性材料を含む絶縁性化合物が形成され、
エミッタ薄膜が、ベース領域および前記絶縁性化合物に
接して形成されているバイポーラトランジスタの作製方
法であって、エミッタ形成予定領域に、ＳｉＯ２層を設
け、その後、 前記導電性材料の成膜、 前記導電性材料表面上への絶縁層の形成、前記ＳｉＯ２
層のハクリ、 前記エミッタ薄膜の成膜、 を大気中に出さずに装置内で一貫して行うことを特徴と
する半導体素子の作製方法に存在する。
本発明の第６の要旨は、ベース領域上に導電性材料が設
けられ、かつ、ベース領域と対向する側の導電性材料表
面の一部に前記導電性材料を含む絶縁性化合物が形成さ
れ、かつ、前記絶縁性化合物が形成されていない領域に
おいてベース用配線と接続され、二くツタ薄膜が、ベー
ス領域および前記絶縁性化合物に接して形成されている
バイポーラトランジスタの作製方法であって、エミッタ
形成予定領域に不純物を添加したＳ　ｉ　０２層を設け
、その後、 前記導電性材料の成膜、 前記導電性材料上の一部に不純物不添加のＳｉＯ２層の
形成、 前記導電性材料表面上への絶縁層の形成、前記不純物を
添加したＳｉＯ２層のみのハクリ、 前記エミッタ薄ロ莫の成膜、 を行うことを特徴とする半導体素子の作製方法社存在す
る。
本発明の第７の要旨は、ＭＯＳＦＥＴにおいて、ゲート
酸化膜と半導体基体もしくは基体上に形成された半導体
クエ八層との界面と、ソース領域およびドレイン領域と
前記半導体基体もしくは前記ウェハ層との界面とが同一
平面上Ｃ存在し、かつ、ソース領域およびドレイン領域
上に導電性材料が設けられ、かつ、前記導電性材料とゲ
ート電極とは、前記導電性材料表面に設けられた前記導
電性材料を含む絶縁性化合物とにより分離されているこ
とを特徴とする半導体素子に存在する． 本発明の第８の要旨は、ＭＯＳＦＥＴにおいて、半導体
基体もしくは任意の基体上に形成された半導体ウェハ層
とゲート酸化膜との界面と、ソース領域およびドレイン
領域と前記半導体基体もしくは前記ウェハ層との界面と
が同一平面上に存在し、かつ、ソース領域およびドレイ
ン領域上に導電性材料が設けられ、かつ、前記導電性材
料とゲート電極とは、前記導電性材料表面に設けられた
前記導電性材料を含む絶縁性化合物とにより分離されて
、前記導電性材料表面に、前記絶縁性化合物が設けられ
ていない領域を通して、ソースおよびドレイン配線電極
に接続されているＭＯＳＦＥＴの作製方法であって、ソ
ースおよびドレイン形成予定領域のみ、不純物を添加し
たＳｉＯ，層が除去されたパターンを設け、その後、前
記ソース、およびドレイン半導体の成膜、前記導電性材
料の成膜、 前記導電性材料上の一部に不純物非添加ＳｉＯ２層の形
成、 前記導電性材料表面上への絶縁層の形成、前記不純物を
添加したＳｉＯ，層のみのハクリ、 層間絶縁層、コンタクトホールの形成およびソース、ゲ
ート、ドレイン電極の形成、を行うことを特徴とする半
導体素子の作製方法に存在する。
本発明の第９の要旨は、半導体層上の配線材の表面上部
に、該配線材を構成する導電性材料を含む絶縁性化合物
膜が形成されていることを特徴とする半導体素子に存在
する。
本発明の第１０の要旨は、配線材の表面上部に、該配線
材を構成する導電性材料を含む絶縁性化合物膜が形成さ
れている半導体素子の作製方法であって、 層間絶縁層上に不純物ドープしたＳｉＯ，膜の成膜、 配線のレジストパターンの形成、 前記レジストパターンによる不純物ドープＳｉＯ２のエ
ッチング、 コンタクトホールのレジストパターン形成、ドライエッ
チによる層間絶縁層のエッチング、 配線材を構成する導電性材料の成膜、 配線材の表面への絶縁性化合物膜の形成、不純物ドープ
Ｓ　ｉ　Ｏ，層のハクリ、を行うことを特徴とする半導
体素子の作製方法に存在する． ［作用］ 以下に本発明の作用を、本発明のより詳細な構成ととも
に説明する。
図面の基づき本発明を説明する。
第１図における例では、素子がバーボーラトランジスタ
の例であり、第１図においては、第１の膜はベース層７
である。また、素子がＭＯＳＦＥＴの例である第９図に
おいては第１の膜はゲート絶縁膜５９である。さらに素
子が配線を有する半導体素子の例である第１３図におい
ては第１の膜は層間絶縁層８６である。
本発明では、この第１の膜の表面上に絶縁膜（第４図の
３１、第１０図の６６、第１４図の９０）を形成する。
この絶縁膜は、後に形成される絶縁性化合物に対して選
択的にドライエッチングが可能な絶縁材料により構成す
る。例えば、化学気相堆積法で形成したＳｆ０２あるい
はこれに不純物をドープしたものを用いればよい。
次に、本発明では、第１の膜の表面に隣接する面上に導
電性材料層を形成する。第１の膜の表面に隣接する面は
、第４図の例では、ソース層３０の、絶縁膜３１が形成
されている面以外の面である。第１０図の例では、ソー
ス領域、ドレイン領域５５．５６の表面である。さらに
、第１３図の例では、ｎ＋層４１の表面から層間絶縁層
８６の露出表面である。
この導電性材料としては、導電性を有し、表面に表面に
表面反応により絶縁性化合物を形成し得るものならば特
にその種類には限定されない。例えば、Ｏ，，Ｆ，等の
ガスと反応して表面に絶縁性化合物を形成し得るものな
らばよい。例えば、金属、合金、超伝導材等があげられ
る。
本発明では、この導電性材料層の形成に１つの特徴を有
する。すなわち、絶縁膜の側部の少なくとも一部を露出
させて導電性材料層を形成する点である。このように、
導電性材料層を形成するためには、例えば、前記した絶
縁膜を逆テーパー形状に形成すればよい。他の方法とし
ては、絶縁膜の成膜時における成膜条件、特にウェハ温
度、バイアス電圧を制御して、導電性材料粒子のマイグ
レーションを低くすればよい。ここに、マイグレーショ
ンとは導電性材料粒子の表面拡散を意味する。すなわち
、表面における導電性材料粒子の拡散度合である。
導電性材料層の形成後は、適宜のガスを用いてその表面
に導電性材料の絶縁性化合物膜を形成する。そのための
ガスとしては、例えば、０２，Ｆ２ガスを用いればよい
。
絶縁性化合物膜を形成後は、適宜のドライガスを用いて
前記絶縁膜をドライエッチングする。かかるガスとして
は、ＨＦガスあるいはＮ２ガスデ希釈したＨＦガスを用
いればよい。かかるガスにより、絶縁膜のみが選択的に
エッチングされ、導電性材料層表面に形成された絶縁性
化合物膜はエッチングされない。絶縁膜は、その側面が
露出しているため、絶Ｂ膜およびその上に堆積している
導電性材料は除去され、第１の膜の表面上にコンタクト
ホールが形成される等により第１の膜の表面は露出する
。。
すなわち、導電性材料および導電性材料表面に形成され
ている絶縁性化合物膜にマスキングとしての役割をもた
すことが可能となり、第１の膜の表面上にのみ素子構成
上必要な第２の膜を形成することができる。
本発明では、以上の構成ととっているため、第２の膜形
成時まで、第２の膜を形成すべき面は被覆されている。
従って、第２の膜を形成すべき面に自然酸化膜等の発生
は生じない。
また、レジストを使用することなく、コンタクトホール
を形成することもでき、レジスト残渣に起因する不純物
の介入を防止することもできる。
さらに、ＲＩＥ等の手法を用いることなくコンタクトホ
ールの形成が可能であることから、ＲＩＥにともなう第
２の膜を形成すべき面の損傷も防止することができる。
また、第２の膜の形成時においては、導電性材料層がマ
スキングとしての役割を果すことから、セルファライメ
ントが可能であり、微細な素子の形成が可能となる。
（以下余白） ［実施例］ 以下、詳細に本発明の実施例について説明する。
（第１実施例） 第１図は、本発明の第一実施例のバイポーラトランジス
タの断面構造を示すものである。
第１図において、１はｐ型Ｓｉ基板、２は素子分離用ｐ
＋半導体層、３はコレクタ電位をとるための００半導体
埋め込み層、８は導電性材料（ベース電極用埋込金属）
で、例えばＡＪＺやＣｕ等が使用できる．５はフィール
ド酸化膜、４はｎ型エビタキシャル層、７はｐ０半導体
よりなるべ−ス層である。１４は上記ベース電極用埋込
金属８の表面に形成された絶縁層、６はコレクタ電極１
２と００半導体埋込層３とを接続するためのｎ＋半導体
層、１５はｎ”Ｓｔ層でありエミツタ領域を形成する。
１６はＳｔより広いバンドギャップを有するｎ０半導体
薄膜で、例えば、Ｓ　ｉｘＣ．−Ｘ　Ｇｅ，（０＜ｘ＜
１、０〈ｙ〈１）の単結晶材もしくは多結晶材、あるい
は多結晶Ｓ　ｉ．Ｃ，ｘ：　Ｈ材、微結晶ＳｉｙＣ１−
×　：Ｈ材、微結晶Ｓｉ　：Ｈ材等用いることができる
。
１１．１２は、それぞれエミッタおよびコレクタの配線
用金属である。１３はパシベーション膜で、Ｓｔ，Ｎ４
等でよい。
第１図において、ベース電極８は埋め込まれたままにな
っているが、エミッタ領域１５の周囲から離れた領域に
おいて、第２図に示す如く、層間絶縁層上の配線用金属
とコンタクトをとれば良い。第２図において、１７はエ
ミッタ用コンタクトホール、１８はコレクタ用コンタク
トホール、１９はベース用埋め込み金属８と層間絶縁層
上の配線用金属とをつなぐスルーホール、２０は層間絶
縁層上のベース電極用配線である。また、１９のスルー
ホール近傍の断面図を第３図に示す。第３図からわかる
ように、ベース用うめ込み電極８の上表面（ベース領域
７と対向する面すなわち反対側の面）上は絶縁層１４で
おおわれているため、半導体高濃度不純物拡散層（ｎ＋
拡散層）９を介して上部電極２０とコンタクトする構造
になっている。ベース用うめ込み電ｉ８は、フィールド
酸化膜５上に形成されており、特に、ベース・コレクタ
間の寄生容量の増大にはつながらない。
第１実施例のバイポーラトランジスタの特徴は、 （１）ベース用配線が、導電性材料よりなり、かつ、ベ
ース用配線表面に形成された薄い絶縁層を介してエミッ
タ領域が形成されているため、極限まで外部ベース抵抗
が低減され、周波数特性が向上した。
（２）第２図に示す如く、エミッタ周辺にベース電極の
コンタクトホールを設ける必要がなく、素子サイズの縮
小化が図れる． （３）エミッタ・ベース接合は、平坦な面となっており
、エミッタ・ベース間の接合容量も小さい。
（４）エミッタ薄膜が形成される界面上には、あとから
述べる作製方法によりトランジスタが作製されるため、
自然酸化膜は全く存在しない．次に、本発明の第１実施
例に係るバイポータトランジスタの作製方法について、
第４図を用いて説明する。
まず、第４図（ａ）に示すＳｉ基板２１には、ｐ型の高
抵抗基板を用いる．最初に、Ｓｔ基板２１の表面を酸化
してＳｉＯ．膜を形成し、次いで、フォトレジスト加工
を行った後、第４図（ａ）に示す如＜　Ｓ　ｉ　Ｏ　２
　＠２　２を選択エッチングした後、高濃度にｎ型不純
物をＳｔ基板２１の所定の位置に拡散することによりコ
レクタ埋込層（ｎ”−ＢＬ）２３を形成する。
コレクタ埋込層２３にドープする不純物には、後述する
熱処理を行った場合に、不純物の広がりが極力生じない
ようにするために、不純物としては拡散定数の小さいｓ
ｂ等が良い．また、ｓｂは固溶度が低いので、コレクタ
埋込層２３を低抵抗化するためにはドープする不純物に
はＡｓ等を用いても良い．この場合、Ａｓの再分布を防
ぐために、熱処理の低温化やエビタキシャル成長時のオ
ートドーピング防止を行う。
次に、コレクタ埋込層２３上にエビタキシャル成長を行
って、ｎ型の単結晶層２４（第４図（ｂ）〉を約１．０
〜０．８μｍ形成する．この単結晶層２４の不純物濃度
は１０１５〜１ｏ１７／ａｍ３とする。エビタキシャル
成長後、第４図（ｂ）に示すように、単結晶層２４の表
面を酸化して薄い酸化膜（酸化ＳｉＯ２膜）２５を形成
した後、選択酸化のマスクとなるＳｉ３Ｎ４膜２６をＣ
ＶＤ法で形成する。
次に、アイソレーションパターン（第４図（ｄ）の分離
酸化１１ｉ　２　５　ｂ　）形成用フォトレジスト加工
を行いＳＬ３Ｎ４膜２６とＳｉＯ２膜２５をエッチング
し、さらにｎ型単結晶層（エビタキシャル成長Ｆ！２４
）のエッチングを行う。このｎ型単結晶層２４のエッチ
ングは、第４図（Ｃ）の２７に示す如く、後に形成する
分離酸化膜２５ｂの底面（第４図（ｄ）２５ｃ）がコレ
クタ埋込層２３に接触するようにエビタキシャル層２４
の半ばまで行う。
この後、第４図（ｄ）の２８に示す領域にＢ″″イオン
打込みを行いアイソレーションを確実にするための素子
分離領域２８を形成する．イオン打込み後、欠陥発生防
止のアニールを行い、次いで、９００〜１０５０℃の温
度で選択酸化を行い、第４図の（ｄ）に示す如く分離酸
化膜２５ｂを形成する。選択酸化は温度が９００〜１０
５０℃と高温ゆえ、コレクタ埋込み層２３にドープした
不純物が再分布を起こさないように、高圧酸化法を用い
て酸化時間を短縮化することが好ましい． 次いで、選択酸化のマスクに用いたＳｉ．Ｎ４［２６を
除去し、コレクタ取出し領域に第４図（ｅ）の２９に示
すようにリンの拡散を行う．リン拡散層の活性化の熱処
理後、エビタキシャル層２４のＳｔ表面が出るまで、Ｓ
ｉＯ．層２５のエッチングを行う．エッチャントとして
は、ＨＦ：ＨｚＯ＝１：１００等を使用すれば良い。
次に、このウェハをＲＦ−ＤＣ結合バイアススバッタ装
置内に入れ、１００人厚のｐ”Ｓｉ膜をウエハ上にＦ＆
膜する。さらに、フォトレジスト加工により、第４図（
ｅ）に示すようにパターニングを行う．このようにして
形成されたｐ”ｓｉ膜３０はベース層となる。なおｐ“
Ｓｔ膜３０の成膜条件は、例えば次の通りとすればよい
。
ターゲットとしては、Ｂ（ボロン）が１×１　０”〜ｉ
　ｘ　１　０”ｃｍ−’ドープされた多結晶ＳＬを使用
し、チャンパ内にクエ八を導入後、ターゲット側１．：
Ｄｃバイアス−２５ｖ、周波数１　００ＭＨｚの高周波
パワーを５Ｗ印加し、一方ウエハ側にＤＣバイアス＋７
ｖを印加し、ウエハ自身にダメージを与えることなくウ
ェハ表面のクリーニングを行い、クエ八表面上の不純物
を除去する。プラズマ生成用ガスとしては、例えばＡｒ
ガスを用る。Ａｒ圧としては、例えば８ｍ７ｏｒｒとす
ればよい。
上記クリーニング後、例えば、ターゲット側のＤＣバイ
アスを−２００Ｖ、上記高周波パワーを４０Ｗに上昇し
、一方、クエハ側の表面電圧を５〜１０ｖとする．ウェ
ハ温度としては、３００℃〜４００℃領域とすればよい
。
次に、ベース薄膜３０をバターニングしたクエ八を常圧
ＣＶＤ装置内に入れ、非ドープＳｉＯ２層を成膜し、レ
ジストマスクにより第４図の（ｆ）の３１に示す如く、
逆テーパ形状が得られるように、ＲＩＥによりバターニ
ングを行う。この逆テーパ形状ＳｉＯ，層３１を残す部
分は、エミッタが形成される箇所および、フィールド酸
化膜上と、コレクタ取り出し領域２９上である。常圧Ｃ
ＶＤによるＳｉＯ２の戒＠温度は、例えば３００〜４０
０℃とすればよい。
Ｓ１０，層３１のバターニングに使用したレジストをＨ
２　Ｓ　Ｏａ　　：　Ｈ２　０２　＝　４　：　１でハ
クリし、水洗後、ベース薄膜表面に形成された自然酸化
膜を｝｛Ｆ：Ｈ２　０＝１　：　１００のエッチャント
で除去し、再び、水洗、Ｎ２プロー乾燥する。
次に、導電性材料の形成を行う。すなわち、ＲＦ−ＤＣ
結合バイアススパッタ装置内にウエハを導入する，ター
ゲットを導電性材料例えばＡＩｌ．に変更し、第４図（
ｇ）に示す如く導電性材料（ＡＪ２膜）３２を２０００
〜４０００人成膜する．成膜条件は、例えば次の通りと
すればよい．Ａｒガス３ｍｍＴｏｒｒをチャンバ内に導
入後、ＡＪＩターゲット側にＤＣバイアス−２５Ｖ、１
００ＭＨｚの高周波パワーを５Ｗ印加し、方、クエハ側
にはＤＣバイアス＋７■を印加し、５分放置し、クエ八
表面のクリーニングを行う．その後ターゲット側のバイ
アスを−２００Ｖ、上記高周波パワーを８０Ｗに上昇し
、ウエハ側の表面電位をＯ〜−２０Ｖとする．基板温度
は例えば、室温とする．かかる成膜を行えば、ターゲッ
トからスバッタされた導電性材料粒子（ＡＪＺ粒子）は
、第４図（ｇ）に示す如く、ＣＶＤＳｉＯ２膜３１の側
壁部には、ＡｆＬはつかずに、ベース薄＠３０、フィー
ルド酸化膜上とＣＶＤＳｉＯ２膜３１上のみに成膜され
る。このような成膜は、■クエ八表面でのマイグレーシ
ョン（表面拡散）が小さくなる成膜条件に設定するか、
■上記ＣＶＤＳｉＯ．膜３ｌが逆テーパ形状とすること
により達成される。なお、■マイグレーションが小さく
なる成膜条件は、ウエハ温度を低くし、また、クエ八に
照射されるＡｎ粒子のエネルギーを小さくすること（具
体的にはウエハに印加するＤＣバイアス電圧を小さくす
ればよい）により達戒される。また、照射されるＡｆｉ
粒子のエネルギのバラツキを小さくする上からは周波数
を１００ＭＨｚ以上とすることが好ましい。なお、具体
的条件は、個々の場合により異なるためあらかじめ実験
等によりマイグレーションが小さくなる成膜条件を求め
ておけばよい。
ＣＶＤＳｉＯ２膜３１の成膜後、上記ＡＩＬ膜３２の表
面に絶縁層を形成するため、チャンバーにウェハを真空
中にて搬送し、チャンバー内に例えばＦ２ガスを導入す
る。Ａｊ２／１！３２表面に約１０００人の絶縁層（Ａ
ｉＦ膜）３３が形成される． この絶縁層３３の形成に当っては、上記Ｆ２ガスによる
フッ化のみならず、０２ガスにより、Ａｎ表面にＡＪ：
ｔ２０３（アルミナ）８−形成しても良い。
次に、チャンバー内にＨＦガスを導入すると、Ｃ　Ｖ　
Ｄ　Ｓ　ｉ　Ｏ　２膜３１は、．：（７）Ｈ　Ｆガスニ
より選択的に除去される。なお、この時、ウエハを下向
きにセットしておけば、上記ＣＶＤＳｉＯ２膜３１が除
去されると、その表面上に形成されているＡＪ２膜３２
およびＡＪ２膜３２の表面に形成されている絶縁層３３
は、重力により自動的に下落し、第４図の（ｈ）に示す
ようになる。チャンバの底面にはゲートバルブを介して
、上記Ａｎ膜３２およびＡｊ２膜３２の表面に形成され
ていた絶縁層３３からなる下落物を回収するスペースが
設けておけばよい。上記下落物が落ちてくる時は、ゲー
トバルブが開の状態になってしておき、ＨＦガスによる
処理後、ゲートバルブを閉状態にし、前記回収スペース
をリークし、ＡＪＺ［３２およびＡｆＬ膜３２の表面絶
縁層３３からなる下落物をチャンバ外部に出す。この操
作により、チャンバ内は常にクリーンな状態に保たれる
ようになっている。
また、フィールド酸化膜２５ｂは、熱酸化により形成さ
れたＳｉＯ．ゆえ、ＨＦガスをＮ，ガスにより、約０．
１〜数ＶＯｆＬ％まで希釈すればフィールド酸化膜２５
ｂは全くエッチングされない。
このようなプロセスにより、チャンバー内で、言わゆる
リフトオフによるバターニングが可能になった． なお、ＨＦガスエッチング処理と同時に、もしくはＨＦ
ガスエッチング後にＸｅランブもしくはＵｖランブをウ
エハ表面に照射することが好ましい．すなわち、ＨＦガ
ス処理を行うと、クエ八表面にＦが一部残ることがあり
、その後に形成されるエミッタ薄膜に欠陥をまたらすお
それがあるが、ＸｅランブもしくはＵＶランブの照射は
上記欠陥の発生を防止し得るからである。
なお、ＣＶＤＳｉＯｚ３１がＰＳＧの場合、ＨＦガスに
よるエッチングを行うとＳｉ表面（ベース薄膜３０表面
）に、Ｐ２　Ｆｇという化合物の残さが生じる。これに
対して、Ｃｌ２２ガスを上記、Ｎ２ガスで希釈したＨＦ
ガスに数％混合させると、ＰＣｊ２３という形によりＰ
の除去が可能となる。
また、上記実施例では、ＨＦ−Ｎｚ−ＣｆＬｚガス系に
よるＣＶＤ装置により形成されたＳｉＯ，の除去の例を
示したが、ＵＶ光照射時にＣｌ２Ｆ２ガスを導入しても
、以上のような選択性は得られる。
次に、Ｎ２トンネルもしくは、真空トンネルを通してＤ
Ｃ結合バイアススパッタ装置にウエハを搬送する６ 次に，ＲＦ−ＤＣ結合バイアススパッタのターゲットを
ｎ型Ｓｔとし、ｎ型Ｓｔ薄膜３４を１００人を成膜する
。なお、成膜間にＨプラズマによるクリーニングを行っ
てもよい。ｎ型Ｓｉ薄膜３４中の不純物濃度は１０′６
〜１０１６ｃｍ−３とすればよい。成膜条件は、ベース
薄膜形成と同一のバイアス、ＲＦバワーとすればよい。
本実施例ではさらに、ターゲット材をｎ３型ｓｉ．ｃ，
ａｅｚ　　（好ましくはｘ＝０．４７５、ｙ＝０．４７
５、ｚ＝０．０　５）とし、広いバンドギャップを有す
るｎ０型の半導体材料を第４図（ｉ）の３５に示す如く
、２０００人成膜する．この薄＠３５がへテロエミッタ
となる．上記Ｘ，ｙ，ｚの値を所定の値にすると、ｎ型
Ｓｔ薄膜３４のＳｉとの格子定数の整合がとれ、良好な
単結晶ＳｉｘＣ，Ｇｅエ薄膜が得られる。
以上のエミッタ薄膜３４．３５形成後、上記３４および
３５のエミッタ薄膜を第４図（ｈ）に示す如き、バター
ニングし、パターニングに使用したレジストをハクリ後
、再び常圧ＣＶＤ装置に入れ、層間絶縁層３６を形成す
る．層間絶縁層３６を形成後、コンタクトホールをあけ
、配線材を再びＲＦ−ＤＣ結合バイアススパッタでつけ
、バターニングする．最終的には、この上にバシベーシ
ョン用Ｓｉ．Ｎ４膜をプラズマＣＶＤ装置により形成す
る。
以上の説明からわかるように （１）ベース電極用金属形成工程からエミツタ薄膜形成
工程までウェハを大気中に出しておらず、また、ベース
表面は光照射および所定のガスによ゛るクリーニングを
行っており、エミッタ・ベース界面には全く自然酸化膜
のみならず、その他の不純物も存在しない。
（２）第２に、工よツタ形成部分は、工朶ツタ形成前ま
で、ＳｉＯ２によりＳｔ表面が保謹されており、ドライ
エッチングの雰囲気にさらされることも全くないので、
ダメージがはいらない。
（３）また、上記プロセスでは、エミッタサイズは、ベ
ース電極用金属のエッジで決定するため、エミッタサイ
ズの微細化が可能になる。
以上の実施例では、素子分離をＬＯＧＯＳにより行った
が、このような分離技術だけでなく、トレンチ型素子分
離、Ｖ溝型素子分離等さまざまな方式が使用可能なこと
は言うまでもない．また、以上の実施例では、エミッタ
側に、バンド幅の広い材料をもってくるヘテロパイポー
ラについて説明したが、これに限定されるものでなく、
逆にベース層３０として、Ｓｉ．Ｇｅｔ−．（ｏ＜ｘ＜
１）薄膜を用いて、エミツタ薄膜３４、３５としてｎ型
Ｓｉ薄膜、ｎ０型Ｓｔ薄膜を用いるとか、さらに、ベー
ス層として、ＳｉとＳｉＸ　ａｅ．−．（０＜ｘ＜１）
の超格子薄膜を用いる等の構成でも可能であることは、
言うまでもない。
（以下余白） （第２実施例） 次に、本発明の第２実施例について、第５図を用いて説
明する．第１実施例と同一の箇所は、同一番号を記し、
説明を省略する． 本第２実施例が第１実施例と異なるところは、ベース電
極埋込用導電性材料３６．３７が複数の導電性材料から
構威されている点、また、ベース層７と接する導電性材
料３６がｐ型ｓｉＦｌに対してショットキーバリャの低
いものを用いている点である。ｐ型Ｓｔ層に対してショ
ットキーバリヤハイトの低い金属としてはたとえば、Ｍ
ｏ（モリブデン）、Ｗ（タングステン）等が好適である
。
３７は、たとえばＡＪｌ等の配線用金属で良い。
本第２実施例のＲＦ−ＤＣ結合バイアススバッタ装置の
ターゲットとして、この金属ターゲットを設けておき、
連続して成膜すれば、第２実施例の構造は容易に実現で
きる。
本第２実施例の構戊を用いると、ベース層とのコンタク
ト抵抗がさらに低下し、外部ベース抵抗が減少する利点
がある。金属３６は、木トランジスタがｐｎｐ型の場合
は、ｎ型Ｓｉに対してショットキーバリヤハイトの低い
金属あるはそのシリサイド、たとえばＴｉ，Ｎｉ，Ｔａ
Ｓｉ２，ＴｉＳｉ２を使用し得ることは言うまでもない
。
（第３実施例） 次に、本発明の第３の実施例について、第６図を用いて
説明する。第２実施例の場合と同様、第１実施例と同一
の箇所は、同一番号を記し、説明は省略する． 第３実施例は第２実施例と同様、ベース埋込電極用導電
性材料が少なくとも、２種類のものからなる点は、同じ
であるが、ベース層と接する側の導電性材料３８が半導
体との非反応性の金属から成り立っており、一方表面側
の導電性材料３９が、フッ化処理が処理や酸化処理によ
り、ビンホールのない、かつ、誘電率の小さい絶縁層が
容易に形成可能なものであることを特徴とする。上記半
導体との非反応性の金属としては、例えばＷやＴｉが好
ましい。また、ガス雰囲気により、表面に良好な絶縁層
を形成できる金属としては、例えば、Ｎｉ，Ｃｒ，Ｆｅ
が好適である。絶縁層形成においては特に、金属だけで
なく、酸素雰囲気で良好な絶縁層が形成できるシリサイ
ド等でも良い 本トランジスタのベースは、約１００人と極薄であり、
ベース層と接する金属が半導体層内につき抜けコレクタ
層に接すると、ペースコレクタ間リーク電流が増大する
。また、ベース埋込電極表面の絶縁層に、ピンホール等
が存在するとエミッタ、ベース間リーク電流が増大する
．本第３実施例の構成により上記問題は全く解決し、高
信頼性のトランジスタが実現できる。
以上、第２実施例および第３実施例は、埋め込まれたベ
ース電極の構造に関する実施例であるが、第２実施例と
第３実施例とを組み含ませた構成、たとえば、ベース層
表面と接する側の導電性材料が、ベース層半導体に対し
て、ショットキーバリヤハイトの低いもので、表面側の
導電性材料がガス雰囲気で良好な絶縁層を形成するもの
であるものも可能である。
（第４実施例） 次に本発明の第４実施例について第７図を用いて説明す
る。
第７図は、第４実施例に係るバイポーラトランジスタの
断面図を示す図であるが、第１実施例と同一箇所は、同
一番号を記し、説明は省略する。
本第４実施例が、第１実施例と異なるところは、ベース
電極用配線をエミッタに離接した位置で取り出している
点である。そのために、第７図に示すように、ベース埋
込電極８上に、絶縁層１４が形成されていない領域４ｏ
があり、その箇所を介してベース配線用電極４１が上記
埋込電極８と接する構成となっている。本第４実施例の
構成では、半導体基板表面に形成された不純物拡散層（
第３図における９に相当するもの）を介さず、直接、ベ
ース埋込電極８と、ベース電極用電極４１とが直接、コ
ンタクトするため、外部ベース抵抗の低減化がさらに図
ることが可能となり、？波数特性が向上した。
次に、本第４実施例のバイポーラトランジスタの作製方
法について、第８図を用いて説明する。
第４実施例の素子作製工程において、第１実施例の工程
と、第２図（ｅ）まで同様なため、それ以降の工程のみ
について説明する。また、同一箇所に関しては、同一番
号を記し、説明は省略する。
第８図（ｆ′）に示す如く、ベース薄膜３ｏを形成し、
パターニングした後、上記ウェハを常圧ＣＶＤ装置内に
搬入し、不純物をドープしたＳｉＯ２膜を成膜する。な
お、不純物としては、Ｐ（リン）、Ｂ（ボロン）あるい
は両者の混合等の利用が可能である。次に、レジストマ
スクにより第８図（ｆ）に示す如く、逆テーパ形状４２
が得られるように，ＲＩＥによりバターニングを行う。
不純物ドープしたＳｉＯ■のパターンは、第１実施例の
場合と同様である。
Ｓ　ｉ　Ｏ２パターニングに使用したレジストをＨ２　
Ｓ　０４　　：　Ｈ２　０２　＝　４　：　１溶冫夜中
でハクリ？、水洗後、ベース薄膜表面に形成された自然
酸化膜をＨＦ　：　Ｈ２　０＝１　：　１　００（７）
エツチャントで除去し、再び水洗、Ｎ２ブロー乾燥し、
再びＲＦ−ＤＣ結合バイアススパッタ装置内にクエ八を
搬入した。第１実施例と同様第８図（ｇ゜）に示す如く
、埋込用ベース電極３２を形成した。このＦ＆膜に際し
ては、バイアススバッタのウェハ測の電圧を所望の値に
することにより、上記４２の不純物ドープしたＳｉＯ２
の側壁には、上記電極３２用の金属が成膜されない。た
とえば、夕一ゲットバイアス−２００Ｖ，ターゲット側
に印加する高周波１００ＭＨｚのパワーを８０Ｗ，Ａｒ
ガス圧３ｍｍＴｏｒｒの時、ウェハ側電圧を−２０〜０
■とすれば良い。この条件は、これに限定されるもので
はなく、ウエハ側に入射されるイオンのエネルギーがこ
の条件と同等のものであれば良い。以上のベース電極用
ウェハ埋込層３２を形成後、上記ウェハをＲＦ−ＤＣ結
合バイアススバッタ装置から搬出し、再び、常圧ＣＶＤ
装置に入れ、不純物非ドープＳｉＯ■を成膜した。
次に、第８図（ｇ゜）の４３に示す如く、べ一ス配線電
極が形成される予定のベース電極用埋込層３２上のみに
上記不純物非ドープＳｉＯ２を残す。上記バターニング
後、絶縁層形成処理用装置内に上記ウェハを搬入し、第
１実施例と同様、ベース電極用埋込層３２の表面に絶縁
層４４を形成する。この絶縁層形成において、ベース配
線電極が形成されるところは、前記不純物非ドープＳｉ
Ｏ２４３が設けてあるため、絶縁層４４は形成されない
。
次に、Ｎ２ガスにより希釈したＣｌ２ガス添加ＨＦガス
を導入する。この希釈量は、不純物ドープしたＳｉＯ２
はエッチし、非ドープＳｉＯ２はエッチしない選択性が
得られるように設定する。
このエッチングガスＣより、第８図（ｈ′）に示すよう
に、不純物ドープしたＳ　ｉ　Ｏ．のみハクリできる．
前回実施例で説明したようにウエハは下向きにセットさ
れており、表面側の金属も同時に除去される。上記工程
後、第１実施例と同様、ウェハ表面に残っているＦ等を
除去するために、光照射もしくはＣｌガスを導入し、ウ
ェハ表面のクリーニングを行う。
次に、ウェハを真空トンネル中を搬送し、ＲＦ一ＤＣ結
合バイアススパツタ装置へ移動させる．移動後、第８図
（ｉ”）に示す如く、ｎ型Ｓｔ薄膜３４を１００入、ｎ
０型の広いバンドギャップ材を２０００入成膜した。
以上のエミッタ薄膜形成後、上記３４および３５のエミ
ッタ薄膜を第１実施例の場合と同様第８図（ｈ゜）に示
すように、バターニングし、常圧ＣＶＤ装置にて、層間
絶縁層３６を形成する。この層間絶縁層としては、４３
の非ドープＳ　１　０　２　、もしくはこれと同等のＲ
ＩＥによるエッチング特性を示すものとする．３６を形
成後、エミッタ用、ベース用、コレクタ用コンタクトホ
ールをＲＩＥによりあけるわけであるが、埋込ベース電
極上は、層間絶縁層とエッチング特性が似ている４３が
設けられているため第８図（ｈ゜）の４５に示す形状が
得られる。コンタクトホール形成後、配線用金属を形膜
し、バターニングし、バシベーション膜を設ければ、作
製できる。
木第４実施例の構造は、ＨＦガスエッチにおいて、非ド
ープＳｉＯ．とドープＳｉＯｚとの選択エッチ特性を応
用し作製される。
（第５実施例） 次に、本発明の第５実施例について、第９図を用いて説
明する。
第９図は、本発明を用いて作製したＭＯＳＦＥＴの断面
図である。第９図において、５１は基板電位をとるため
のｐ０半導体埋込層、５２はｎ型ＭＯＳＦＥＴのチャネ
ルストップのためのｐ′半導体層、５３はｐウェ）Ｖ層
、５４はフィールド酸化膜、５５．５６は、それぞれ、
ｎ０半導体層からなるソース領域およびドレイン領域で
ある。
５７．５８はそれぞれ、ソース領域およびドレイン領域
上部に設けられた導電性材料（たとえば金属もしくはそ
れと同程度の低抵抗材料、たとえば、シリサイド等）で
ある．５９はゲート酸化膜、６０は上記導電性材料５７
．５８の表面に形成された絶縁層、６１は層間絶縁層で
ある。この層間絶縁層は、ＣＶＤ装置で形成され、ＢＰ
ＳＧ（Ｂａｒｏｎ−ｄｏｐｅｄ　Ｐｈｏｓｐｈｏ　Ｓｉ
ｌｉｃａｔｅ　Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ
　ＳＪＩｆｃａｔａ　Ｇｌａｓｓ）、Ｎ　Ｓ　Ｇ　（Ｎ
ｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅ　Ｇｌａｓｓ）等が
利用可能である。６２．６３はそれぞれ、ソース領域お
よびドレイン領域５５．５６の配線用電極、６４はゲー
ト電極である。
本構造のＭＯＳＦＥＴの特徴は、 （１）ソース領域、ドレイン領域５５．５６の半導体層
と下地半導体５３との界面と、ゲート酸化膜５９と下地
半導体５３との界面とが、同一平面上にあり、微細化に
伴う短チャネル効果を抑制できる。
（２）ソース領域、ドレイン領域の上部に、金属部（導
電性材料）５７．５８が設けられており、ソース、ドレ
インの寄生抵抗が激減し、微細化（伴うドレイン電流の
減少や、ｇおの劣化を抑制できる。
（３）ゲート電極をプロセスの終りに形成するにもかか
わらず、セルファライン工程となっており、微細化可能
である。
（４）ゲート′ｔ極工程が、工程の最終部にあるため、
ゲート電極材料を選択する自由度が広がる。
たとえば、金属ゲートが可能である。
第５実施例では、ｎ型チャネルＭＯ　Ｓ　Ｆ　ＥＴの例
について示したが、これは、ｐ型チャネルＭＯＳＦＥＴ
に対しても同様に可能であることは言うまでもない。
次に、本発明の第５実施例のＭＯ　Ｓ　Ｆ　ＥＴの作製
方法について、第１０図を用いて説明する。
第１０図（ａ）は、フィールド酸化膜５４をＬＯＧＯＳ
技術により形成し、活性領域上のＳｉの表面を露出した
後、ＲＣＡ洗浄により十分クリーニングした後、熱酸化
により、５０人の酸化膜６５を形成した段階を示す図で
ある。
次に、上記ウェハを常圧ＣＶＤ装置内に入れ、不純物ド
ープしたＳｉＯ２を設け、レジスト６７をマスクにして
、ＲＩＥにより第１０図（ｊ）のに示す如く逆テーパ形
状６６にエッチングする。エッチングは、下地のＳｔ層
（ｐウエル層）５３が露出するまで行う。なお、酸化ｇ
　６　５　ａの上表面はＳｉＯ２層６６により被覆され
ており、この面がレジスト残漬に起因する不純物により
汚染されることはない。
エッチング終了後、Ｈ．Ｓｏ４：　Ｈ．Ｏ．＝４＝１溶
液により、レジストをハクリし、水洗し、ｐウェル層５
３の表面に形成された自然酸化膜を希フッ酸により除去
し、水洗後、Ｎ２ブローでウェハを乾燥させる。第１０
図（Ｃ）に示す如く、上記クエ八を、ＲＦ−ＤＣ結合バ
イアススバッタ装置内に搬入し、２００人のｎ”ｓｉ層
６８、１０００人のＡｋ層（導電性材料層）６９を形成
する。両者の成膜条件は、第１実施例側の同様なので省
略する。第１実施例と同様、不純物ドープされたＳｉＯ
．層６６の形状が逆、テーパ形状であること、また、低
温化での成膜より、Ｓｔ１１５３およびＡＩＬ層６９の
基板表面での表面マイグレーションが低いことにより、
ＳＬ０２Ｎ６６の側壁には成膜されない． 次に、上記ウェハをスバッタ装置内より搬出し、ソース
およびドレイン部の表面に設けられたＡｆＬ層６９上の
一部に、第１０図（ｄ）の７０に示す如く、非ドープＳ
ｉＯ，を形成する。その後、このクエ八を絶縁層形Ｆ＆
処理用装置にいれ、Ａｊｌ層６９表面上に絶縁層７１を
形成した。この絶縁層７１の形成にあたっては、第１実
施例と同様、Ｆ２ガス、もしくは０２ガス等により行え
ば良い。次に、Ｎ２ガスにより希釈したＨＦガスをチャ
ンバー内に導入する。クエハは他の実施例と同様、下向
きにセットされており、ドープＳｉＯ２上の金属等は下
落し除去される。この場合の希釈量は、不純物ド，−ブ
したＳｉＯ２はエッチングし、非ドープＳｉＯ２はエッ
チングされない選択性を有する条件に設定する。このエ
ツチガスにより、第１０図（ｅ）に示すように、不純物
ドープされたＳ　ｉ　０２部分は、除去される。
次に、常圧ＣＶＤ装置により、層間絶縁層６１を形成し
、ソース部、ゲート部、ドレイン部にそれぞれ、コンタ
クトホールを開け、第１０図Ｃｆ＞に示すように、配線
用電極を形成した。
また、本第５実施例では、素子分離として最も標準的な
Ｌ　Ｏ　Ｃ　Ｏ　Ｓ　（Ｌｏｃａｌ　ｏｘｉｄａｔｉｏ
ｎ　ｏｆＳｉｌｉｃｏｎ）技術を用いて行っているが、
ドレイン素子分離や、■溝素子分離等他の方法を用いる
ことも可能である。
本第５実施例において、ソース、ドレイン部上部の金属
は一種類から或るものを示したが、第２、３実施例と同
様、下地金属としては、下側の半導体に対してショット
キーバリヤハイトの低いもの、また、下側の半導体と非
反応性のものにしたり、また、表面側の金属としては、
Ｆ２もしくは０２ガス処理により、ピンホールの全く生
じない、また誘電率の低い絶縁層が形成できる材料にす
ることも有効である。
（第６実施例） 次に、本発明の第６実施例について、第１１図を用いて
説明する。第５実施例と同一箇所は、同一番号で記し、
説明は省略する。
第１１図において、７２はしきい値が所望の値になるよ
うな仕事関数を有する半導体、シリサイドもしくは金属
である．第１１図からわかるように、第６実施例では、
ゲート電極材料を少なくとも複数の材料から構成し、ゲ
ート酸化膜と接する材料の仕事関数を所望のしきい値が
得られるものに所定できる利点を有する。
（第７実施例） 次に、本発明の第７実施例について、第１２図を用いて
説明する。第５実施例と同一箇所は、同一番号で記し、
説明は省略する。
第１２図において、７３．７４は、それぞれ、ソース領
域およびドレイン領域を形成するｎ３半導体層５５．５
６の直下に存在するのｐ一半導体層である。
微細ＭＯＳＦＥＴにおいて、ゲート長がサブミクロン以
下となると、ソース、ドレイン領域と、ゲート酸化膜と
が同一平面上に位置する構造でも短チャネル効果が生じ
、ソース・ドレイン間にバンチスルー電流が流れる問題
が起こる。
本構造は、この問題を解決すべく、ソース領域およびド
レイン領域５５．５６よりも、ゲート酸化膜５９が基板
側に位置する。上記構造は、すでに″Ｓｈｉｇｅｒｕ　
Ｎｉｓｈｉｍａｔｓｕ　ｅｔ　ａｌ　Ｊａｐａｎｅｓｅ
　ｏｆＡｐｐｌｉｅｄ　Ｐｈｉｓｉｃｓ　ｖｏ１　１Ｂ
（１９７７）　Ｓｕｐｐｌｅｍｅｎｔ１６−１　ｐｐ．
ｌ７９−１８３’に報告されている。しかし、Ｎｉｓｈ
ｉｍａｔｓｕ　ｅｔ　ａｌ構造では、ソース領域および
ドレイン領域を形成するｎ０層上が多結晶Ｓｔであり、
ゲート部は、Ｓｔ基板を溝形状にエッチし作製している
．よって、Ｎｉｓｈｉｍａｔｓｕ　ａｔ　ａｌ構造では
、ソース・ドレイン領域の寄生抵抗が大きく、また、溝
の深さは、エッチングにより制御しなければならず、作
製精度が十分に得られていない。それに対して、本構造
は、ソース領域、ドレイン領域５５．５６の直上に、導
電性材料（金属等の低抵抗材料）が設けられ、寄生抵抗
が低減されているのみならず、ゲート部の溝の深さは、
ソース領域およびドレイン領域の直下のｐ一層の厚さに
よりコントロールすることができる。この成膜は、今ま
での実施例で述べたように、ＲＦ−ＤＣ結合バイアスス
バツタ装置等の一原子層レベルでコントロールできる装
置により行うため、高精度で上記溝の深さを制御できる
利点を有している。
したがって、本構造により、サブミクロン以下の微細な
ＭＯ　Ｓ　Ｆ　ＥＴが実現可能となる。
（第８実施例） 次に、本発明の第８実施例について、第１３図を用いて
説明する。本第８実施例は、配線工程への応用に関する
もので、配線のバターニングにレジスト工程を使用せず
に、真空チャンバー内で行うことができるという新技術
に関するものである。
第１３図は、本発明のプロセスにより作製された配線の
断面図である。８１はｐ９埋め込み層もしくはｐ型半導
体基板、８２は、素子分離用ｐゝ半導体層、８３はｐウ
エル、８４はフィールド酸化膜、８５は配線とコンタク
トをとるための半導体拡散層であり、本例ではｎ＋半導
体層からなる。８６は層間絶縁層、８７は配線用金属、
８８は配線用金属表面に形成された絶縁層、８９はバシ
ベーション膜で、Ｓｔ３Ｎ．膜等が好適である。
本構造と特徴は、層間絶縁層８６とパシベーション膜８
９との間には、配線部を除いて、配線用金属が全く残ら
ないことである。残らない理由は、配線形成部以外の領
域には配線金属がつかないためである．したがって、配
線用金属を介したリーク電流は、本発明の構成では存在
しない。
第２に、配線用金属バターニングにともなうレジスト残
りもない。これも第１の理由と同様、配線用金属成膜後
に、レジストを使用しないためである． 第３に、配線用金属表面は、チャンバー（配線用金属成
膜用）から搬出する前に、絶縁層が設けられており、変
質するおそれがなく、安定な配線である． 次に、本発明の第８実施例の配線工程に関して、第１４
図を用いて説明する。第１３図と同一箇所に関しては、
同一番号を記し、説明は省略する。
第１４図（ａ）は、層間絶縁層８６を形成後、引き続き
不純物ドープしたＳｉＯ，層９０を形成した段階の素子
断面図である。本構成においては、層間絶縁Ｆｉ８６と
ＳｉＯ２層９０とをＨＦガスでエッチングを行った時、
ＳｉＯ２層９０のみがエッチングされる必要があるため
、層間絶縁層８６は非ドープＳｉＯ．により構成し、層
間絶縁［８６を成膜後、熱処理を行い、緻密なＳｉＯ２
にしておくことがより望ましい。
次に、配線の形状のレジストパターンを用いて、不純物
ドープしたＳｉＯ２層９０のみをＨＦガス（Ｎ２ガスに
より希釈したもの）により最初にエッチングする。その
時、コンタクト部のドープしたＳｉＯ．層９０の形状は
、第１４図ｂｔ）の９１、配線部のドープしたＳｉＯ．
層９０の形状は第１４図ｂ２）の９１にそれぞれ示すよ
うになる。
上記の選択エッチングを行った後、上記配線用レジスト
パターンをハクリし、新た（、コンタクトホールの形状
のレジストパターンをバターニングする．その時のコン
タクト部および配線部の上記レジストパターンを、第１
４図ｂｌ）の９２に、第１４図ｂ２）の９２に示す。第
１４図ｂ２）からわかるように、配線領域の方は、レジ
ストにおおわれており、一方、コンタクトホール領域は
、第１４図ｂｌ）からわかるように、コンタクト部に開
口部をもつ。ＲＩＨにより、層間絶縁層８６のエッチを
行い、エッチ後、ＨｚＳＯ４：Ｈ２　０２　＝４：　１
溶液により、上記レジスト９２をハクリｔる。その後、
水洗し、拡散層８５表面に形成された自然酸化膜を希フ
ッ酸により除去し、再び水洗、Ｎ２ブローにより乾燥し
、ＲＦ−ＤＣＭ合バイアススバツタ装置にい れ、前記実施例と同様の条件にて、ＡｆＬ９３を成膜し
た．成膜後、ＡＪ２表面に絶縁層９４をＦ２もしくは０
２処理により形成した（第１４図ｃｌ）および２））． 次に、再びＨＦガスエッチを行い、不純物ドープしたＳ
　ｉ　０２層９０を完全に除去すると、配線のバターニ
ングが終了する． 本第８実施例においては、配線用金属として一種類の構
成のものについて説明したが、前の実施例と同様、半導
体拡散層と接する側の金属としては、ショットキーバリ
ヤハイトの低いもの、半導体層とは非反応性のものとか
、絶縁層が形成される側の金属としては、良好な絶縁層
が形成されるもの等、２ｆ！！類以上の構成をとっても
良い。
［発明の効果］ 以上説明したように、本発明の新技術は、半導体プロセ
スにおいて、さまざまな部分で幅広く応用可能であり、 （１）半導体、金属等の成膜、絶縁層の形成、パターニ
ングを真空チャンバー内にて一貫して行うことができ、
接合部に自然酸化膜が介入せず、界面を積極的に利用す
る半導体デバイスを高信頼で実現できる． （２）利用する半導体領域は、ドライエッチ雰囲気には
ふれないため、半導体表面および内部にダメージがはい
らない． （３〉セルファライメントプロセスにより、微細が可能
で、マスク枚数が少なく非常に経済的である。
（４）バイポーラトランジスタにおいては、外部べ−ス
抵抗が最小化され、また、ベース電極部の配線をエミッ
タ周辺部に設ける必要がなく、超高速、超集積化が達成
できる。
（５）ＭＯＳＦＥＴに対しては、寄生抵抗、寄生容量が
最小化され、短チャネルにともなうドレイン電流の減少
やｇｍの劣化が抑制される。また、短チャネル時のバン
チスルーも防止できる。
（６）配線工程において、配線用金属の残さ、レジスト
残りの問題は、全くなく、配線工程後配線用金属表面に
絶縁層が形成されるため、配線の信頼性が向上する。
【図面の簡単な説明】
第１図は本発明の第１実施例であるバイポーラトランジ
スタの断面図。 第２図は本発明の第１実施例であるバイポーラトランジ
スタの平面図。 第３図は本発明の第１実施例であるバイポーラトランジ
スタのベース電極と配線との接続部の断面図． 第４図は本発明の第１実施例であるバイポーラトランジ
スタの作製工程を示す図。 第５図は本発明の第２実施例であるバイポーラトランジ
スタの断面図。 第６図は本発明の第３実施例であるバイポーラトランジ
スタの断面図。 第７図は本発明の４実施例であるバイポーラトランジス
タの断面図。 第８図は本発明の４実施例であるバイポーラトランジス
タの作製工程を示す図。 第９図は本発明の第５実施例であるＭＯＳＦＥＴの断面
図。 第１０図は本発明の第５実施例であるＭＯＳＦＥＴの作
製工程を示す図。 第１１図は本発明の第６実施例であるＭＯＳＦＥＴの断
面図。 第１２図は本発明の第７実施例であるＭＯＳＦＥＴの断
面図。 第１３図は本発明の第８実施例である配線構造を示す図
。 第１４図は本発明の第８実施例である配線構造の作製工
程を示す図。 第１５図は従来の高速バイポーラトランジスタの構造を
示す図。 第１６図は従来の高速バイポーラトランジスタの構造の
エミッタ部の拡大図。 第１７図は従来のＭＯＳＦＥＴの短チャネルに伴うドレ
イン電流の変化図。 第１８図は従来のＭＯＳＦＥＴの短チャネルに伴うしき
い値の変化図。 第１９図は従来の配線工程を示す図。 （符号の説明） １・・・基板 ２・竺素子分離用拡散層 ３・・・埋め込み層 ４・・・エビ層 ５、５４、８４・・・フィールド酸化膜７・・・ベース
薄膜 ８・・・埋込ベース電極 １４，８８．６０・・・絶縁層 １５・・・ｎ型半導体 ｌ６・・・ワイドギャップｎ２型半導体１１・・・エミ
ッタ電極 １２・・・コレクタ電極 １３．８９・・・パシベーション膜 ５１・・・埋め込み層 ５２・・・チャネルストツパ層 ５３．８３・・・ウエル層 ５５・・・ソース層 ５６・・・ドレイン層 ５９・・・ゲート酸化膜 ６２・・・ソース電極 ６３・・・ドレイン電極 ６４・・・ゲート電極 第１図 第 ２ 図 困 閣 ベース用うめ込み金属 層間絶縁層上配線用金属 第 ３ 図 ２０ 第 ４ 図 ３１ 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ９ 図 第 ８ 図 第 １０ 図 第 １０ 図 第 ４ 図 〈コンタクトホ ル領域） （配線領域） 第 １２ 図 第 １３ 図 第 １５ 図 第 １７ 図 第 旧 図 ＣＨＡＮＮＥＬ　ＬＥＮＧＴＨ Ｌ（μｍ）

Claims (1)

  1. 【特許請求の範囲】 （１）自然酸化膜またはレジスト残渣に起因する不純物
    粒子が表面に存在しない第１の膜と、該第１の膜の表面
    に隣接する面上に形成された導電性材料層とを少なくと
    も有し、該導電性材料層の表面には該導電性材料層との
    表面反応により形成した絶縁性化合物膜が形成され、か
    つ、該第１の膜の表面上には素子構成上必要な所望の第
    ２の膜が形成されていることを特徴とする素子。 （２）第１の膜の表面に、後に形成される絶縁性化合物
    に対して選択的にドライエッチングが可能な絶縁膜を形
    成する工程、 該第１の膜の表面に隣接する面上に、該絶縁膜の側部の
    少なくとも一部を露出させて導電性材料層を形成する工
    程、 該導電性材料層の表面に、該導電性材料層との表面反応
    により絶縁性化合物膜を形成する工程、 該絶縁膜をドライエッチングすることにより該第１の膜
    の表面を露出させた後、該第１の膜の表面に素子構成上
    必要な第２の膜を形成する工程、 を少なくとも有することを特徴とする素子の作製方法。 （３）前記絶縁膜の形状が逆テーパ状であることを特徴
    とする請求項２記載の素子の作製方法。 （４）前記導電性材料層の形成は、前記絶縁膜表面にお
    ける前記導電性材料のマイグレーションが少ない条件で
    行うことを特徴とする請求項２記載の素子の作製方法。 （５）前記絶縁膜は化学気相堆積法により形成されたＳ
    ｉＯ＿２膜であることを特徴とする請求項２、３または
    ４記載の素子の作製方法。 （６）バイポーラトランジスタにおいて、ベース領域上
    に導電性材料が設けられ、かつ、ベース領域と対向する
    側の導電性材料表面に、前記導電性材料を含む絶縁性化
    合物が形成されていることを特徴とする半導体素子。 （７）エミッタ薄膜が、ベース領域および前記絶縁性化
    合物に接して形成されていることを特徴とする請求項６
    記載の半導体素子。 （８）前記導電性材料と、ベース用配線電極とが、半導
    体高濃度不純物拡散層を介して接することを特徴とする
    請求項６記載の半導体素子。 （９）前記導電性材料が少なくとも２層からなることを
    特徴とする請求項６記載の半導体素子。 （１０）ベース領域と接する側の導電性材料は、ベース
    領域の半導体との間で生じるショットキーバリヤハイト
    が低いものであることを特徴とする請求項９記載の半導
    体素子。 （１１）ベース領域と接する側の導電性材料が、ベース
    領域の半導体と非反応性のものであることを特徴とする
    請求項９記載の半導体素子。 （１２）ベース領域と対向する側の導電性材料が、酸素
    もしくはフッ素ガスとの反応により、絶縁層を形成する
    ものであることを特徴とする請求項９記載の半導体素子
    。 （１３）バイポーラトランジスタにおいて、ベース領域
    上に導電性材料が設けられ、かつ、ベース領域と対向す
    る側の導電性材料表面の一部に前記導電性材料を含む絶
    縁性化合物が形成され、かつ、前記絶縁性化合物が形成
    されていない領域においてベース用配線と接続すること
    を特徴とする半導体素子。 （１４）エミッタ薄膜が、ベース領域および前記絶縁性
    化合物に接して形成されていることを特徴とする請求項
    １３記載の半導体素子。 （１５）前記導電性材料が少なくとも２層からなること
    を特徴とする請求項１３記載の半導体素子。 （１６）ベース領域と接する側の導電性材料は、ベース
    領域の半導体との間で生じるショットバイヤハイトが低
    いものであることを特徴とする請求項１５記載の半導体
    素子。 （１７）ベース領域と接する側の導電性材料が、ベース
    領域の半導体と非反応性のものであることを特徴とする
    請求項１５記載の半導体素子。 （１８）ベース領域と対向する側の導電性材料が、酸素
    もしくはフッ素ガスとの反応により絶縁層を形成するも
    のであることを特徴とする請求項１３記載の半導体素子
    。 （１９）ベース領域上に導電性材料が設けられ、かつ、
    ベース領域と対向する側の導電性材料表面に、前記導電
    性材料を含む絶縁性化合物が形成され、エミッタ薄膜が
    、ベース領域および前記絶縁性化合物に接して形成され
    ているバイポーラトランジスタの作製方法であって、エ
    ミッタ形成予定領域に、ＳｉＯ＿２層を設け、その後、 前記導電性材料の成膜、 前記導電性材料表面上への絶縁層の形成、 前記ＳｉＯ＿２層のハクリ、 前記エミッタ薄膜の成膜、 を大気中に出さずに装置内で一貫して行うことを特徴と
    する半導体素子の作製方法。 （２０）前記ＳｉＯ＿２の形状が逆テーパ状であること
    を特徴とする請求項１９記載の半導体素子の作製方法。 （２１）前記導電性材料の形成は、前記導電性材料のウ
    ェハ表面でのマイグレーションが少ない条件で行うこと
    を特徴とする請求項１９記載の半導体素子の作製方法。 （２２）絶縁性化合物膜の形成を酸素ガスで行うことを
    特徴とする請求項１９記載の半導体素子の作製方法。 （２３）絶縁性化合物膜の形成をフッ素ガスで行うこと
    を特徴とする請求項１９記載の半導体素子の作製方法。 （２４）前記ＳｉＯ＿２層のハクリをＮ＿２ガスにより
    希釈したＨＦガスで行うことを特徴とする請求項１９記
    載の半導体素子の作製方法。 （２５）前記Ｎ＿２ガスにより希釈したＨＦガスにＣｌ
    ＿２ガスを混合することを特徴とする請求項２４記載の
    半導体素子の作製方法。 （２６）前記ハクリを、ウェハ表面を下向きにして行う
    ことを特徴とする請求項１９記載の半導体素子の作製方
    法。 （２７）ベース領域上に導電性材料が設けられ、かつ、
    ベース領域と対向する側の導電性材料表面の一部に前記
    導電性材料を含む絶縁性化合物が形成され、かつ、前記
    絶縁性化合物が形成されていない領域においてベース用
    配線と接続され、エミッタ薄膜が、ベース領域および前
    記絶縁性化合物に接して形成されているバイポーラトラ
    ンジスタの作製方法であって、エミッタ形成予定領域に
    不純物を添加したＳｉＯ＿２層を設け、その後、前記導
    電性材料の成膜、 前記導電性材料上の一部に不純物不添加の ＳｉＯ＿２層の形成、 前記導電性材料表面上への絶縁層の形成、 前記不純物を添加したＳｉＯ＿２層のみのハクリ、 前記エミッタ薄膜の成膜、 を行うことを特徴とする半導体素子の作製方法（２８）
    前記ＳｉＯ＿２の形状が逆テーパ状であることを特徴と
    する請求項２７記載の半導体素子の作製方法。 （２９）前記導電性材料の形成は、前記導電性材料のウ
    ェハ表面でのマイグレーションが少ない条件で行うこと
    を特徴とする請求項２７記載の半導体素子の作製方法。 （３０）絶縁性化合物膜の形成を酸素ガスで行うことを
    特徴とする請求項２７記載の半導体素子の作製方法。 （３１）絶縁性化合物膜の形成をフッ素ガスで行うこと
    を特徴とする請求項２７記載の半導体素子の作製方法。 （３２）前記ＳｉＯ＿２層のハクリをＮ＿２ガスにより
    希釈したＨＦガスで行うことを特徴とする請求項２７記
    載の半導体素子の作製方法。 （３３）前記Ｎ＿２ガスにより希釈したＨＦガスにＣｌ
    ＿２ガスを混合することを特徴とする請求項３２記載の
    半導体素子の作製方法。 （３４）前記ハクリを、ウェハ表面を下向きにして行う
    ことを特徴とする請求項２７記載の半導体素子の作製方
    法。 （３Ｓ）ＭＯＳＦＥＴにおいて、ゲート酸化膜と半導体
    基体もしくは基体上に形成された半導体ウェハ層との界
    面と、ソース領域およびドレイン領域と前記半導体基体
    もしくは前記ウェハ層との界面とが同一平面上に存在し
    、かつ、ソース領域およびドレイン領域上に導電性材料
    が設けられ、かつ、前記導電性材料とゲート電極とは、
    前記導電性材料表面に設けられた前記導電性材料を含む
    絶縁性化合物とにより分離されていることを特徴とする
    半導体素子。 （３６）前記導電性材料表面に、前記絶縁性化合物が設
    けられていない領域を通して、ソースおよびドレイン配
    線電極に接続することを特徴とする請求項３５記載の半
    導体素子。 （３７）前記導電性材料が少なくとも２層からなること
    を特徴とする請求項３５記載の半導体素子。 （３８）ソースおよびドレイン半導体層と接する側の導
    電性材料は、前記半導体層との間で生じるショットキー
    バリアハイトが低いものであることを特徴とする請求項
    ３７記載の半導体素子。 （３９）ソースおよびドレイン半導体層と接する側の導
    電性材料が前記半導体層と非反応性のものであることを
    特徴とする請求項３７記載の半導体素子。 （４０）ソースおよびドレイン半導体層と対向する側の
    導電性材料が酸素もしくはフッ素ガスにより、絶縁層を
    形成するものであることを特徴とする請求項３７記載の
    半導体素子。 （４１）ゲート酸化膜上の材料が少なくとも２種類から
    なること特徴とする請求項３５記載の半導体素子。 （４２）ソースおよびドレイン下部にソースおよびドレ
    インとは異なる導電性の半導体層が設けられていること
    を特徴とする請求項３５記載の半導体素子。 （４３）ＭＯＳＦＥＴにおいて、半導体基体もしくは任
    意の基体上に形成された半導体ウェハ層とゲート酸化膜
    との界面と、ソース領域およびドレイン領域と前記半導
    体基体もしくは前記ウェハ層との界面とが同一平面上に
    存在し、かつ、ソース領域およびドレイン領域上に導電
    性材料が設けられ、かつ、前記導電性材料とゲート電極
    とは、前記導電性材料表面に設けられた前記導電性材料
    を含む絶縁性化合物とにより分離されて、前記導電性材
    料表面に、前記絶縁性化合物が設けられていない領域を
    通して、ソースおよびドレイン配線電極に接続されてい
    るＭＯＳＦＥＴの作製方法であつて、ソースおよびドレ
    イン形成予定領域のみ、不純物を添加したＳｉＯ＿２層
    が除去されたパターンを設け、その後、 前記ソース、およびドレイン半導体の成膜、前記導電性
    材料の成膜、 前記導電性材料上の一部に不純物非添加 ＳｉＯ＿２層の形成、 前記導電性材料表面上への絶縁層の形成、 前記不純物を添加したＳｉＯ＿２層のみのハクリ、 層間絶縁層、コンタクトホールの形成およびソース、ゲ
    ート、ドレイン電極の形成、 を行うことを特徴とする半導体素子の作成方法。 （４４）前不純物を添加したＳｉＯ＿２の形状が逆テー
    パ状であることを特徴とする請求項４３記載の半導体素
    子の作製方法。 （４５）前記導電性材料の形成は、前記導電性材料のウ
    ェハ表面でのマイグレーションが少ない条件で行うこと
    を特徴とする請求項４３記載の半導体素子の作製方法 （４６）絶縁層形成を酸素ガスで行うことを特徴とする
    請求項４３記載の半導体素子の作製方法（４７）絶縁層
    形成をフッ素ガスで行うことを特徴とする請求項４３記
    載の半導体素子の作製方法。 （４８）前記不純物を添加したＳｉＯ＿２層のみのハク
    リをＮ＿２ガスにより希釈したＨＦガスで行うことを特
    徴とする請求項４３記載の半導体素子の作製方法。 （４９）上記ガスにＣｌ＿２ガスを混合することを特徴
    とする請求項４８記載の半導体素子の作製方法。 （５０）前記ハクリをウエハを下向きにして行うことを
    特徴とする請求項４３記載の半導体素子の作製方法。 （５１）半導体層上の配線材の表面上部に、該配線材を
    構成する導電性材料を含む絶縁性化合物膜が形成されて
    いることを特徴とする半導体素子。 （５２）配線材が少なくとも２種類の導電性材料からな
    ることを特徴とする請求項５１記載の半導体素子。 （５３）半導体層と接する側の導電性材料は、該半導体
    層との間で生じるショット−バリヤハイトが低いもので
    あることを特徴とする請求項５２記載の半導体素子。 （５４）半導体層と接する側の導電性材料が半導体と非
    反応性のものであることを特徴とする請求項５２記載の
    半導体素子。 （５５）配線材の表面上部に、該配線材を構成する導電
    性材料を含む絶縁性化合物膜が形成されている半導体素
    子の作製方法であって、 層間絶縁層上に不純物ドープしたＳｉＯ＿２膜の成膜、 配線のレジストパターンの形成、 前記レジストパターンによる不純物ドープ ＳｉＯ＿２のエッチング、 コンタクトホールのレジストパターン形成、ドライエッ
    チによる層間絶縁層のエッチン グ、 配線材を構成する導電性材料の成膜、 配線材の表面への絶縁性化合物膜の形成、 不純物ドープＳｉＯ＿２層のハクリ、 を行うことを特徴とする半導体素子の作製方法。 （５６）前不純物を添加したＳｉＯ＿２の形状が逆テー
    パ状であることを特徴とする請求項５５記載の半導体素
    子の作製方法。 （５７）前記導電性材料の形成は、前記導電性材料のウ
    ェハ表面でのマイグレーションが少ない条件で行うこと
    を特徴とする請求項５５記載の半導体素子の作製方法。 （５８）絶縁層形成を酸素ガスで行うことを特徴とする
    請求項５５記載の半導体素子の作製方法（５９）絶縁層
    形成をフッ素ガスで行うことを特徴とする請求項５５記
    載の半導体素子の作製方法。 （６０）前記不純物を添加したＳｉＯ＿２層のみのハク
    リをＮ＿２ガスにより希釈したＨＦガスで行うことを特
    徴とする請求項５５記載の半導体素子の作製方法。 （６１）前記Ｎ＿２ガスにより希釈したＨＦガスにＣｌ
    ＿２ガスを混合することを特徴とする請求項６０記載の
    半導体素子の作製方法。 （６２）前記ハクリをウェハを下向きにして行うことを
    特徴とする請求項６１記載の半導体素子の作製方法。
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