JPH0417078A - 画像処理用演算回路 - Google Patents
画像処理用演算回路Info
- Publication number
- JPH0417078A JPH0417078A JP11876090A JP11876090A JPH0417078A JP H0417078 A JPH0417078 A JP H0417078A JP 11876090 A JP11876090 A JP 11876090A JP 11876090 A JP11876090 A JP 11876090A JP H0417078 A JPH0417078 A JP H0417078A
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- JP
- Japan
- Prior art keywords
- arithmetic circuit
- bit
- image processing
- registers
- arithmetic operation
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は画像処理を主な目的とした画像処理用演算回路
に関する。
に関する。
例えば、１画素につき、Ｒ，（Ｒｅｄ）成分が８ｂｉｔ
。
。
Ｇ（Ｇｒｅｅｎ）成分データが８ｂｉｔ、 Ｂ（Ｂｌｕ
ｅ）成分データが８ｂｉｔである画像データＰＬ（Ｒｉ
、Ｇｉ、Ｂｊ）に対し、ガンマ補正 ［従来の技術］ 従来、汎用ｃｐｕは８ｂｉｔ、１６ｂｉｔ、３２ｂｉｔ
等のいろいろな演算回路部は、第３図に示すように、２
つの入力データに対して１つの出力データを出力するＡ
ＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃａｌ Ｕｎｉ
ｔ）により構成されている。このＡＬＵでは、２人力の
四則演算（加減乗除）、論理演算（論理積、論理和、否
定）、ビット演算（シフト、ビット単位の論理積、論理
和）等を行うようになっている。
ｅ）成分データが８ｂｉｔである画像データＰＬ（Ｒｉ
、Ｇｉ、Ｂｊ）に対し、ガンマ補正 ［従来の技術］ 従来、汎用ｃｐｕは８ｂｉｔ、１６ｂｉｔ、３２ｂｉｔ
等のいろいろな演算回路部は、第３図に示すように、２
つの入力データに対して１つの出力データを出力するＡ
ＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃａｌ Ｕｎｉ
ｔ）により構成されている。このＡＬＵでは、２人力の
四則演算（加減乗除）、論理演算（論理積、論理和、否
定）、ビット演算（シフト、ビット単位の論理積、論理
和）等を行うようになっている。
［発明が解決しようとする課題］
しかしながら、上記従来例では、２人力の演算回路のみ
を有するので、通常Ｒ（Ｒｅｄ）、Ｇ （Ｇｒｅｅｎ）
、Ｂ （Ｂｌｕｅ）等の３以上の色成分データからなる
カラー画像データの処理には適していなかった。
を有するので、通常Ｒ（Ｒｅｄ）、Ｇ （Ｇｒｅｅｎ）
、Ｂ （Ｂｌｕｅ）等の３以上の色成分データからなる
カラー画像データの処理には適していなかった。
ただし、ａ、Ｉｖ ａａ、ａａ ：定数を行おうとする
時、２人力の乗算命令を３回、２人力の除算命令を３回
行う必要があり、現在の汎用ＣＰＵでは、カラー画像を
高速に処理することができないという問題点があった。
時、２人力の乗算命令を３回、２人力の除算命令を３回
行う必要があり、現在の汎用ＣＰＵでは、カラー画像を
高速に処理することができないという問題点があった。
本発明の目的は、上記のような問題点を解決し、画像デ
ータの処理を高速に行うことができる画像処理用演算回
路を提供することにある。
ータの処理を高速に行うことができる画像処理用演算回
路を提供することにある。
［課題を解決するための手段］
このような目的を達成するため、本発明は、ｎビットの
１つ以上のレジスタ、ｎビットのデータバスを有し、レ
ジスタに保持されるデータを演算して、前記レジスタに
書き込む画像処理用演算回路において、ｎビットのデー
タバスをｍ（≧３）個に分割した各ブロックについて独
立の演算回路を備えたことを特徴とする。
１つ以上のレジスタ、ｎビットのデータバスを有し、レ
ジスタに保持されるデータを演算して、前記レジスタに
書き込む画像処理用演算回路において、ｎビットのデー
タバスをｍ（≧３）個に分割した各ブロックについて独
立の演算回路を備えたことを特徴とする。
［作 用］
本発明では、ｎビットのデータバスをｍ（≧３）個に分
割した各ブロックについての独立の演算回路部ブロック
について同時に、しかも異なる演算処理を行う。
割した各ブロックについての独立の演算回路部ブロック
について同時に、しかも異なる演算処理を行う。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明一実施例のカラー画像処理用ＣＰＵの基
本的な演算回路部を示す。図において、４は演算回路へ
の入力データ、もしくは、演算回路からの出力データを
保持するための汎用レジスタであり、これらから読み出
された演算データは、内部データバス５を介して１度テ
ンポラリレジスタＴＡもしくはテンポラリレジスタＴＢ
に書き込まれる。これは、例えば、ＡＷを入力とし、Ａ
Ｗを出力光とする演算を行った時、結果が正しくなるよ
うに、元のＡＷのコピーをつ（っておくためである。本
実施例では、ＣＰＵのデータバス５の幅は２４ｂｉｔで
あり、汎用レジスタ、テンポラリレジスタはともに２４
ｂｉｔとなる。
本的な演算回路部を示す。図において、４は演算回路へ
の入力データ、もしくは、演算回路からの出力データを
保持するための汎用レジスタであり、これらから読み出
された演算データは、内部データバス５を介して１度テ
ンポラリレジスタＴＡもしくはテンポラリレジスタＴＢ
に書き込まれる。これは、例えば、ＡＷを入力とし、Ａ
Ｗを出力光とする演算を行った時、結果が正しくなるよ
うに、元のＡＷのコピーをつ（っておくためである。本
実施例では、ＣＰＵのデータバス５の幅は２４ｂｉｔで
あり、汎用レジスタ、テンポラリレジスタはともに２４
ｂｉｔとなる。
ＣＰＵは８ｂｉｔのＡＬＵを３系統持っている。ＡＬＵ
ｌ−１〜１−３は、それぞれテンポラリレジスタのＤｏ
−７、ＤＢ−ＩＢ、０１６−２３を人力とし、その出力
が全体の演算結果のそれぞれり。−７、ｌ１８−＋ｓ、
Ｄ１６−２３を構成する。すなわち、３つのＡＬＵは、
データバスＤＯ−２３の３つに分かれたブロックをそれ
ぞれ独立に、かつ同時に演算処理を行う。
ｌ−１〜１−３は、それぞれテンポラリレジスタのＤｏ
−７、ＤＢ−ＩＢ、０１６−２３を人力とし、その出力
が全体の演算結果のそれぞれり。−７、ｌ１８−＋ｓ、
Ｄ１６−２３を構成する。すなわち、３つのＡＬＵは、
データバスＤＯ−２３の３つに分かれたブロックをそれ
ぞれ独立に、かつ同時に演算処理を行う。
各ＡＬＵの機能は、従来のＡＬＵと同一であり、２人力
の四則演算（加減乗除）、論理演算（論理積、論理和、
否定）、ビット演算（シフト、ビット単位の論理積、論
理和）の他に、第２図に示すような画像処理固有の演算
回路を持っても良い。
の四則演算（加減乗除）、論理演算（論理積、論理和、
否定）、ビット演算（シフト、ビット単位の論理積、論
理和）の他に、第２図に示すような画像処理固有の演算
回路を持っても良い。
第２図（ａ）に示す各ブロックは、、２つの人力ＤＩｌ
ｌｌ、ＤＩＮ２に対し、 Ｄｏｕｔ ＝ （ＤＩＮＩ Ｘ ＤＩＮ２ ）／
２５６を演算する。この演算回路により従来例で示し
たガンマ補正は、入力データＤ＋Ｎ＋＝（Ｒｉ、 Ｇｉ
、Ｂｉ）と補正パラメータＤＩＮ２−（ａＲ，ａＧ、ａ
ｌｌ）とにより、１度の演算だけでＤｏｕｔ＝（Ｒｏｕ
ｔ、Ｇｏｕｔ、 Ｂｏｕｔ）を得ることができる。
ｌｌ、ＤＩＮ２に対し、 Ｄｏｕｔ ＝ （ＤＩＮＩ Ｘ ＤＩＮ２ ）／
２５６を演算する。この演算回路により従来例で示し
たガンマ補正は、入力データＤ＋Ｎ＋＝（Ｒｉ、 Ｇｉ
、Ｂｉ）と補正パラメータＤＩＮ２−（ａＲ，ａＧ、ａ
ｌｌ）とにより、１度の演算だけでＤｏｕｔ＝（Ｒｏｕ
ｔ、Ｇｏｕｔ、 Ｂｏｕｔ）を得ることができる。
また、第２図（ｂ）に示す各ブロックは、、１つの人力
に対し、対数変換等を行うためのＬＵＴ （ルックア
ップテーブル）により構成した演算回路である。このＬ
ＩＴを２５６個のレジスタにより構成すれば、任意の変
換が可能となる。勿論、ＲＯＭやハードロジックにより
構成しても良い。
に対し、対数変換等を行うためのＬＵＴ （ルックア
ップテーブル）により構成した演算回路である。このＬ
ＩＴを２５６個のレジスタにより構成すれば、任意の変
換が可能となる。勿論、ＲＯＭやハードロジックにより
構成しても良い。
第２図（Ｃ）に示す各ブロックは、、このＬＵＴを２つ
の入力に対して構成したものである。１６ｂｉｔから８
ｂｉｔへの任意の変換が可能となる。また、複数のＬＵ
Ｔを有し、片方の入力により、使用するＬＵＴを切り替
えるといった使い方もできる。
の入力に対して構成したものである。１６ｂｉｔから８
ｂｉｔへの任意の変換が可能となる。また、複数のＬＵ
Ｔを有し、片方の入力により、使用するＬＵＴを切り替
えるといった使い方もできる。
本実施例ではＡＬＵ １−１〜１−３が８ｂｉｔ入力、
８ｂｉｔ出力の画像処理専用である例を説明したが、こ
のＡＬＩＩの他に第３図に示すような汎用のＡＬＵを別
に用いても良い。
８ｂｉｔ出力の画像処理専用である例を説明したが、こ
のＡＬＩＩの他に第３図に示すような汎用のＡＬＵを別
に用いても良い。
口発明の効果］
以上説明したように、本発明によれば、ｎビットのデー
タバスをｍ（≧３）個に分割した各ブロックについて独
立の演算回路を有し、各ブロックについて同時に、しか
も異なる処理を行うようにしたので、カラー画像データ
の処理が高速に行える。
タバスをｍ（≧３）個に分割した各ブロックについて独
立の演算回路を有し、各ブロックについて同時に、しか
も異なる処理を行うようにしたので、カラー画像データ
の処理が高速に行える。
さらに、画像処理に適したハードを併せ持つことにより
、さらに高速に行えるという効果がある。
、さらに高速に行えるという効果がある。
第１図は本発明一実施例のカラー画像処理用ＣＰＵを示
すブロック図、 第２図はＡＬＵ内の各演算回路を示す図、第３図はカラ
ー画像処理用ＣＰＵの従来例を示すブロック図である。 ５・・・ｎビットのデータバス、 ６−１〜６−３．７−１〜７−３・・・ブロック、１−
１−１−３・・・ＡＬＵ 。 ４・・・レジスタ。
すブロック図、 第２図はＡＬＵ内の各演算回路を示す図、第３図はカラ
ー画像処理用ＣＰＵの従来例を示すブロック図である。 ５・・・ｎビットのデータバス、 ６−１〜６−３．７−１〜７−３・・・ブロック、１−
１−１−３・・・ＡＬＵ 。 ４・・・レジスタ。
Claims (1)
- 【特許請求の範囲】 １）ｎビットの１つ以上のレジスタ、ｎビットのデータ
バスを有し、レジスタに保持されるデータを演算して、
前記レジスタに書き込む画像処理用演算回路において、 ｎビットのデータバスをｍ（≧３）個に分割した各ブロ
ックについて独立の演算回路を備えたことを特徴とする
画像処理用演算回路。 ２）請求項１において、各ブロックは、カラー画像デー
タを構成する１つの色成分データを代表することを特徴
とする画像処理用演算回路。 ３）請求項１において、少くとも３つのブロックは、カ
ラー画像データを構成する３原色に対応することを特徴
とする画像処理用演算回路。 ４）請求項１において、演算回路はカラー画像処理を行
うためのものであることを特徴とする画像処理用演算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11876090A JPH0417078A (ja) | 1990-05-10 | 1990-05-10 | 画像処理用演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11876090A JPH0417078A (ja) | 1990-05-10 | 1990-05-10 | 画像処理用演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417078A true JPH0417078A (ja) | 1992-01-21 |
Family
ID=14744384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11876090A Pending JPH0417078A (ja) | 1990-05-10 | 1990-05-10 | 画像処理用演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417078A (ja) |
-
1990
- 1990-05-10 JP JP11876090A patent/JPH0417078A/ja active Pending
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