JPH04304533A - ソフトウェアデバッグ支援装置 - Google Patents
ソフトウェアデバッグ支援装置Info
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- JPH04304533A JPH04304533A JP3068682A JP6868291A JPH04304533A JP H04304533 A JPH04304533 A JP H04304533A JP 3068682 A JP3068682 A JP 3068682A JP 6868291 A JP6868291 A JP 6868291A JP H04304533 A JPH04304533 A JP H04304533A
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- Japan
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- software
- cpu
- machine
- bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、コンピュータのソフ
トウェア開発時におけるデバッグの効率を高めるソフト
ウェアデバッグ支援装置に関するものである。
トウェア開発時におけるデバッグの効率を高めるソフト
ウェアデバッグ支援装置に関するものである。
【０００２】
【従来の技術】図４は、例えば、雑誌「マイコン開発の
すべて」（１９８９年６月２０日、電波新聞社より発行
）７８頁に記載された、従来より一般にソフトウェアデ
バッグ支援装置として使用されているインサーキットエ
ミュレータ（以下「ＩＣＥ」という。）を示す構成図で
ある。図において、１はデバッグが施されるソフトウェ
アを搭載するソフトウェア搭載対象実機、２はデバッグ
を行うＩＣＥ部、３はソフトウェア搭載対象実機１及び
ＩＣＥ部２を接続する接続線である。
すべて」（１９８９年６月２０日、電波新聞社より発行
）７８頁に記載された、従来より一般にソフトウェアデ
バッグ支援装置として使用されているインサーキットエ
ミュレータ（以下「ＩＣＥ」という。）を示す構成図で
ある。図において、１はデバッグが施されるソフトウェ
アを搭載するソフトウェア搭載対象実機、２はデバッグ
を行うＩＣＥ部、３はソフトウェア搭載対象実機１及び
ＩＣＥ部２を接続する接続線である。
【０００３】ソフトウェア搭載対象実機１内において、
１１はデバッグ時には接続線３が接続され、デバッグ終
了後には実際のＣＰＵが実装されるＣＰＵソケット、１
２はプログラム、データ等のソフトウェアを記憶する実
機ＲＯＭ、１３はプログラム、データ等を記憶する実機
ＲＡＭ、１４は外部機器と信号の送受信を行うＩ／Ｏイ
ンターフェース、１５はＣＰＵソケット１１、実機ＲＯ
Ｍ１２、実機ＲＡＭ１３及びＩ／Ｏインターフェース１
４を相互に接続する実機バスである。
１１はデバッグ時には接続線３が接続され、デバッグ終
了後には実際のＣＰＵが実装されるＣＰＵソケット、１
２はプログラム、データ等のソフトウェアを記憶する実
機ＲＯＭ、１３はプログラム、データ等を記憶する実機
ＲＡＭ、１４は外部機器と信号の送受信を行うＩ／Ｏイ
ンターフェース、１５はＣＰＵソケット１１、実機ＲＯ
Ｍ１２、実機ＲＡＭ１３及びＩ／Ｏインターフェース１
４を相互に接続する実機バスである。
【０００４】また、ＩＣＥ部２において、２１は実際の
ＣＰＵを代行するターゲットＣＰＵ、２２はターゲット
ＣＰＵ２１の動作を制御するエミュレータコントロール
カード、２３は実機バス１５の状態変化を記録するエミ
ュレーションメモリ、２４はエミュレーションメモリ２
３を制御するメモリコントロール回路、２５はエミュレ
ータコントロールカード２２、エミュレーションメモリ
２３及びメモリコントロール回路２４を制御し、ひいて
はＩＣＥ部２全体を制御するホストＣＰＵ、２６はホス
トＣＰＵ２５を制御するプログラム等を保持するホスト
ＣＰＵメモリである。
ＣＰＵを代行するターゲットＣＰＵ、２２はターゲット
ＣＰＵ２１の動作を制御するエミュレータコントロール
カード、２３は実機バス１５の状態変化を記録するエミ
ュレーションメモリ、２４はエミュレーションメモリ２
３を制御するメモリコントロール回路、２５はエミュレ
ータコントロールカード２２、エミュレーションメモリ
２３及びメモリコントロール回路２４を制御し、ひいて
はＩＣＥ部２全体を制御するホストＣＰＵ、２６はホス
トＣＰＵ２５を制御するプログラム等を保持するホスト
ＣＰＵメモリである。
【０００５】２７はターゲットＣＰＵ２１、エミュレー
タコントロールカード２２、エミュレーションメモリ２
３及びメモリコントロール回路２４を相互に接続し、エ
ミュレーション時にデータを伝送するエミュレーション
バスであり、このエミュレーションバス２７の一部は、
図４に示すように信号線を多く含んでいる。２８はエミ
ュレータコントロールカード２２、エミュレーションメ
モリ２３、メモリコントロール回路２４及びホストＣＰ
Ｕ２５を相互に接続し、ホストＣＰＵ２５からの制御情
報を伝送するメインフレームバスである。このメインフ
レームバス２８はエミュレーションバス２７の一端に接
続されており、またエミュレーションバス２７の他端は
接続線３に接続されている。
タコントロールカード２２、エミュレーションメモリ２
３及びメモリコントロール回路２４を相互に接続し、エ
ミュレーション時にデータを伝送するエミュレーション
バスであり、このエミュレーションバス２７の一部は、
図４に示すように信号線を多く含んでいる。２８はエミ
ュレータコントロールカード２２、エミュレーションメ
モリ２３、メモリコントロール回路２４及びホストＣＰ
Ｕ２５を相互に接続し、ホストＣＰＵ２５からの制御情
報を伝送するメインフレームバスである。このメインフ
レームバス２８はエミュレーションバス２７の一端に接
続されており、またエミュレーションバス２７の他端は
接続線３に接続されている。
【０００６】次に、図４に示した従来のソフトウェアデ
バッグ支援装置の動作について説明する。先ず、エミュ
レーションを実行する前に、ホストＣＰＵ２５は、メイ
ンフレームバス２８、エミュレータコントロールカード
２２、ターゲットＣＰＵ２１、接続線３、ＣＰＵソケッ
ト１１及び実機バス１５を通じて、デバッグが施される
プログラムを実機ＲＡＭ１３にロードする。
バッグ支援装置の動作について説明する。先ず、エミュ
レーションを実行する前に、ホストＣＰＵ２５は、メイ
ンフレームバス２８、エミュレータコントロールカード
２２、ターゲットＣＰＵ２１、接続線３、ＣＰＵソケッ
ト１１及び実機バス１５を通じて、デバッグが施される
プログラムを実機ＲＡＭ１３にロードする。
【０００７】続いて、ホストＣＰＵ２５は、外部から指
定されるエミュレーション実行条件に基づいてエミュレ
ータコントロールカード２２及びメモリコントロール回
路２４の設定を行い、このエミュレーション実行条件通
りにターゲットＣＰＵ２１を動作させてエミュレーショ
ンを開始する。
定されるエミュレーション実行条件に基づいてエミュレ
ータコントロールカード２２及びメモリコントロール回
路２４の設定を行い、このエミュレーション実行条件通
りにターゲットＣＰＵ２１を動作させてエミュレーショ
ンを開始する。
【０００８】このとき、ターゲットＣＰＵ２１は接続線
３、ＣＰＵソケット１１及び実機バス１５を通じて、各
資源（実機ＲＯＭ１２、実機ＲＡＭ１３及びＩ／Ｏイン
ターフェース１４）のアクセスを行い、プログラムを実
行していく。このときの実機バス１５の状態変化は、Ｃ
ＰＵソケット１１、接続線３、エミュレーションバス２
７及びメモリコントロール回路２４を介してエミュレー
ションメモリ２３に伝送され、エミュレーションメモリ
２３は、この状態変化を内部に記憶する。
３、ＣＰＵソケット１１及び実機バス１５を通じて、各
資源（実機ＲＯＭ１２、実機ＲＡＭ１３及びＩ／Ｏイン
ターフェース１４）のアクセスを行い、プログラムを実
行していく。このときの実機バス１５の状態変化は、Ｃ
ＰＵソケット１１、接続線３、エミュレーションバス２
７及びメモリコントロール回路２４を介してエミュレー
ションメモリ２３に伝送され、エミュレーションメモリ
２３は、この状態変化を内部に記憶する。
【０００９】そして、ターゲットＣＰＵ２１によるプロ
グラムの実行後、エミュレーションメモリ２３に記憶さ
れた状態変化からプログラムの実行を検証する。
グラムの実行後、エミュレーションメモリ２３に記憶さ
れた状態変化からプログラムの実行を検証する。
【００１０】また、プログラムが通過するルート（分岐
）を制御することにより行われる各ルートのチェックは
、Ｉ／Ｏインターフェース１４への入力条件を変更した
り、実機ＲＡＭ１３にロードされるプログラムの分岐条
件を、ホストＣＰＵ２５によって逐次変更したりして行
われる。
）を制御することにより行われる各ルートのチェックは
、Ｉ／Ｏインターフェース１４への入力条件を変更した
り、実機ＲＡＭ１３にロードされるプログラムの分岐条
件を、ホストＣＰＵ２５によって逐次変更したりして行
われる。
【００１１】
【発明が解決しようとする課題】従来のソフトウェアデ
バッグ支援装置は以上のように構成され、実際のＣＰＵ
を代行するターゲットＣＰＵ２１と実行状態を読み出す
ためのホストＣＰＵ２５とが、相互に接続された２つの
バス（エミュレーションバス２７及びメインフレームバ
ス２８）によって接続されているので、ターゲットＣＰ
Ｕ２１によるプログラムの実行が終了するまで実行状態
が読み出せないという問題点があった。
バッグ支援装置は以上のように構成され、実際のＣＰＵ
を代行するターゲットＣＰＵ２１と実行状態を読み出す
ためのホストＣＰＵ２５とが、相互に接続された２つの
バス（エミュレーションバス２７及びメインフレームバ
ス２８）によって接続されているので、ターゲットＣＰ
Ｕ２１によるプログラムの実行が終了するまで実行状態
が読み出せないという問題点があった。
【００１２】また、プログラムのルート制御は、Ｉ／Ｏ
インターフェース１４への入力条件あるいは実機ＲＡＭ
１３にロードされるプログラムの分岐条件の変更によっ
ていたので、ターゲットＣＰＵ２１がプログラムを実行
している最中にルートの制御を行うこと、すなわち、ダ
イナミックなルート制御を行うことができないという問
題点もあった。
インターフェース１４への入力条件あるいは実機ＲＡＭ
１３にロードされるプログラムの分岐条件の変更によっ
ていたので、ターゲットＣＰＵ２１がプログラムを実行
している最中にルートの制御を行うこと、すなわち、ダ
イナミックなルート制御を行うことができないという問
題点もあった。
【００１３】この発明は上記のような問題点を解決する
ためになされたもので、ターゲットＣＰＵがプログラム
を実行している最中にも実行状態を読み出すことができ
、また、ダイナミックなルート制御を行うこともできる
ソフトウェアデバッグ支援装置を得ることを目的とする
。
ためになされたもので、ターゲットＣＰＵがプログラム
を実行している最中にも実行状態を読み出すことができ
、また、ダイナミックなルート制御を行うこともできる
ソフトウェアデバッグ支援装置を得ることを目的とする
。
【００１４】
【課題を解決するための手段】この発明に係るソフトウ
ェアデバッグ支援装置は、デバッグが施されるソフトウ
ェアを実行する実機ＣＰＵ、及び実機バスにより実機Ｃ
ＰＵに接続され前記ソフトウェアを記憶する実機メモリ
装置を有するソフトウェア搭載対象実機、並びにソフト
ウェアの実行状態を読み出す支援機ＣＰＵ、及び支援機
バスにより支援機ＣＰＵに接続された支援機メモリ装置
を有するデバッグ支援機を備え、実機バスと支援機バス
とを接続したものである。
ェアデバッグ支援装置は、デバッグが施されるソフトウ
ェアを実行する実機ＣＰＵ、及び実機バスにより実機Ｃ
ＰＵに接続され前記ソフトウェアを記憶する実機メモリ
装置を有するソフトウェア搭載対象実機、並びにソフト
ウェアの実行状態を読み出す支援機ＣＰＵ、及び支援機
バスにより支援機ＣＰＵに接続された支援機メモリ装置
を有するデバッグ支援機を備え、実機バスと支援機バス
とを接続したものである。
【００１５】また、この発明の別の発明に係るソフトウ
ェアデバッグ支援装置は、デバッグが施されるソフトウ
ェアを実行するとともに通信用ポートを有する実機ＣＰ
Ｕ、及び実機バスにより実機ＣＰＵに接続されソフトウ
ェアを記憶する実機メモリ装置を設けたソフトウェア搭
載対象実機、並びにソフトウェアの実行状態を読み出す
とともに通信用ポートを有する支援機ＣＰＵを設けたデ
バッグ支援機を備え、実機ＣＰＵの通信用ポートと支援
機ＣＰＵの通信用ポートとを接続したものである。
ェアデバッグ支援装置は、デバッグが施されるソフトウ
ェアを実行するとともに通信用ポートを有する実機ＣＰ
Ｕ、及び実機バスにより実機ＣＰＵに接続されソフトウ
ェアを記憶する実機メモリ装置を設けたソフトウェア搭
載対象実機、並びにソフトウェアの実行状態を読み出す
とともに通信用ポートを有する支援機ＣＰＵを設けたデ
バッグ支援機を備え、実機ＣＰＵの通信用ポートと支援
機ＣＰＵの通信用ポートとを接続したものである。
【００１６】
【作用】この発明においては、デバッグ支援機は、ソフ
トウェア搭載対象実機に影響を与えることなくソフトウ
ェアの実行状態を読み出す。
トウェア搭載対象実機に影響を与えることなくソフトウ
ェアの実行状態を読み出す。
【００１７】
【実施例】以下、この発明の一実施例の構成を図１を参
照しながら説明する。図１はこの発明の一実施例を示す
構成図であり、１２、１４、１５は前述と同様のもので
ある。１Ａはデバッグが施されるソフトウェアを搭載す
るソフトウェア搭載対象実機、２Ａは前記ソフトウェア
のデバッグを行うデバッグ支援機である。
照しながら説明する。図１はこの発明の一実施例を示す
構成図であり、１２、１４、１５は前述と同様のもので
ある。１Ａはデバッグが施されるソフトウェアを搭載す
るソフトウェア搭載対象実機、２Ａは前記ソフトウェア
のデバッグを行うデバッグ支援機である。
【００１８】ソフトウェア搭載対象実機１Ａ内において
、１１Ａは前記ソフトウェアを実行する実機ＣＰＵ、１
３Ａはデータ等を記憶する２ポートＲＡＭであり、一方
のポートは実機バス１５に接続され、他方のポートは支
援機バス（後述する）に接続されている。実機ＲＯＭ１
２及び２ポートＲＡＭ１３Ａは実機メモリ装置を構成し
ている。実機ＣＰＵ１１Ａ、実機ＲＯＭ１２、２ポート
ＲＡＭ１３Ａ及びＩ／Ｏインターフェース１４は実機バ
ス１５によって相互に接続されている。
、１１Ａは前記ソフトウェアを実行する実機ＣＰＵ、１
３Ａはデータ等を記憶する２ポートＲＡＭであり、一方
のポートは実機バス１５に接続され、他方のポートは支
援機バス（後述する）に接続されている。実機ＲＯＭ１
２及び２ポートＲＡＭ１３Ａは実機メモリ装置を構成し
ている。実機ＣＰＵ１１Ａ、実機ＲＯＭ１２、２ポート
ＲＡＭ１３Ａ及びＩ／Ｏインターフェース１４は実機バ
ス１５によって相互に接続されている。
【００１９】また、デバッグ支援機２Ａ内において、２
５Ａはデバッグ支援機２Ａ全体の制御を行う支援機ＣＰ
Ｕ、２６Ａは支援機ＣＰＵ２５Ａによって実行されるプ
ログラム等を記憶する支援機メモリ装置、２８Ａは支援
機ＣＰＵ２５Ａ、支援機メモリ２６Ａ、表示回路（後述
する）及びスイッチ回路（後述する）を相互に接続する
支援機バスである。２９は２ポートＲＡＭ１３Ａの内容
からソフトウェア搭載対象実機１Ａの実行状態を表示す
る表示回路、３０はオペレータがデバッグ支援機２Ａに
指令を与えるためのスイッチ回路であり、このスイッチ
回路３０はスイッチ０〜スイッチｎのｎ＋１個のスイッ
チを備えている。
５Ａはデバッグ支援機２Ａ全体の制御を行う支援機ＣＰ
Ｕ、２６Ａは支援機ＣＰＵ２５Ａによって実行されるプ
ログラム等を記憶する支援機メモリ装置、２８Ａは支援
機ＣＰＵ２５Ａ、支援機メモリ２６Ａ、表示回路（後述
する）及びスイッチ回路（後述する）を相互に接続する
支援機バスである。２９は２ポートＲＡＭ１３Ａの内容
からソフトウェア搭載対象実機１Ａの実行状態を表示す
る表示回路、３０はオペレータがデバッグ支援機２Ａに
指令を与えるためのスイッチ回路であり、このスイッチ
回路３０はスイッチ０〜スイッチｎのｎ＋１個のスイッ
チを備えている。
【００２０】次に、この発明の一実施例の動作を図２及
び図３を参照しながら説明する。始めに、実機ＣＰＵの
実行状態を常時モニタする機能について説明する。先ず
、ソフトウェア搭載対象実機１Ａにおいては、実機ＣＰ
Ｕ１１Ａは、デバッグ支援機２Ａ側から２ポートＲＡＭ
１３Ａを介して入力されてくる演算制御を指示する情報
と、Ｉ／Ｏインターフェース１４に入力されてくる情報
とに基づき、実機ＲＯＭ１２内に記憶されているプログ
ラムを逐次読みだし、演算制御を行い、その結果を制御
出力としてＩ／Ｏインターフェース１４を介して外部へ
出力する。
び図３を参照しながら説明する。始めに、実機ＣＰＵの
実行状態を常時モニタする機能について説明する。先ず
、ソフトウェア搭載対象実機１Ａにおいては、実機ＣＰ
Ｕ１１Ａは、デバッグ支援機２Ａ側から２ポートＲＡＭ
１３Ａを介して入力されてくる演算制御を指示する情報
と、Ｉ／Ｏインターフェース１４に入力されてくる情報
とに基づき、実機ＲＯＭ１２内に記憶されているプログ
ラムを逐次読みだし、演算制御を行い、その結果を制御
出力としてＩ／Ｏインターフェース１４を介して外部へ
出力する。
【００２１】また、デバッグ支援機２Ａにおいては、支
援機ＣＰＵ２５Ａは、図２のフローチャートに示すよう
なプログラムを実行する。すなわち、オペレータによっ
てスイッチ回路３０に入力された表示モードを読み込み
（ステップ４０）、この表示モードにしたがって表示内
容を判断し、必要な情報を２ポートＲＡＭ１３Ａから読
み出して（ステップ４１）、ソフトウェア搭載対象実機
１Ａの実行状態を表示回路２９に表示する（ステップ４
２）。
援機ＣＰＵ２５Ａは、図２のフローチャートに示すよう
なプログラムを実行する。すなわち、オペレータによっ
てスイッチ回路３０に入力された表示モードを読み込み
（ステップ４０）、この表示モードにしたがって表示内
容を判断し、必要な情報を２ポートＲＡＭ１３Ａから読
み出して（ステップ４１）、ソフトウェア搭載対象実機
１Ａの実行状態を表示回路２９に表示する（ステップ４
２）。
【００２２】この際、デバッグ支援機２Ａは、ソフトウ
ェア搭載対象実機１Ａに対して２ポートＲＡＭ１３Ａの
内容の読み出し動作だけを行うので、実機ＣＰＵ１１Ａ
のプログラム実行には何ら影響を与えない。
ェア搭載対象実機１Ａに対して２ポートＲＡＭ１３Ａの
内容の読み出し動作だけを行うので、実機ＣＰＵ１１Ａ
のプログラム実行には何ら影響を与えない。
【００２３】続いて、プログラムのダイナミックなルー
ト制御について説明する。この機能は、２ポートＲＡＭ
１３Ａの一部を実機ＣＰＵ１１Ａ及び支援機ＣＰＵ２５
Ａのコミュニケーションエリアとして用いることにより
実現される。この場合のフローチャートを図３に示す。
ト制御について説明する。この機能は、２ポートＲＡＭ
１３Ａの一部を実機ＣＰＵ１１Ａ及び支援機ＣＰＵ２５
Ａのコミュニケーションエリアとして用いることにより
実現される。この場合のフローチャートを図３に示す。
【００２４】先ず、オペレータが、実機ＣＰＵ１１Ａに
実行させたいプログラムのルートを指定する。この操作
は、スイッチ回路３０内のスイッチ０をＯＦＦからＯＮ
に変更し、ルートに応じてスイッチ１〜スイッチｎを設
定し、再びスイッチ０をＯＮからＯＦＦに変更すること
により行われる。
実行させたいプログラムのルートを指定する。この操作
は、スイッチ回路３０内のスイッチ０をＯＦＦからＯＮ
に変更し、ルートに応じてスイッチ１〜スイッチｎを設
定し、再びスイッチ０をＯＮからＯＦＦに変更すること
により行われる。
【００２５】支援機ＣＰＵ２５Ａは、先ず、スイッチ回
路３０からスイッチ０の状態を読み込み（ステップ５０
）、これがＯＮのときには（ステップ５１）コミュニケ
ーションエリア内のｃ１というフラグを１にセットして
（ステップ５３）、実機ＣＰＵ１１Ａの動作を停止させ
る。続いて、スイッチ０がＯＦＦになりオペレータによ
るスイッチ１〜スイッチｎの設定が終了したのを確認し
てから（ステップ５４）、スイッチ１〜スイッチｎを読
み込み、２ポートＲＡＭ１３Ａ内のパラメータである制
御情報１〜制御情報ｎを設定する（ステップ５５）。 この際、制御情報ｉというパラメータは、スイッチｉの
状態によって設定される。最後に、ｃ１を０に戻して（
ステップ５６）、ひとつの手続きが終了する。
路３０からスイッチ０の状態を読み込み（ステップ５０
）、これがＯＮのときには（ステップ５１）コミュニケ
ーションエリア内のｃ１というフラグを１にセットして
（ステップ５３）、実機ＣＰＵ１１Ａの動作を停止させ
る。続いて、スイッチ０がＯＦＦになりオペレータによ
るスイッチ１〜スイッチｎの設定が終了したのを確認し
てから（ステップ５４）、スイッチ１〜スイッチｎを読
み込み、２ポートＲＡＭ１３Ａ内のパラメータである制
御情報１〜制御情報ｎを設定する（ステップ５５）。 この際、制御情報ｉというパラメータは、スイッチｉの
状態によって設定される。最後に、ｃ１を０に戻して（
ステップ５６）、ひとつの手続きが終了する。
【００２６】一方、実機ＣＰＵ１１Ａは、先ず、パラメ
ータ制御情報１〜制御情報ｎが変更中か否かを判断する
ために、コミュニケーションエリア内のフラグｃ１の値
を読み出す。ｃ１＝１の場合には設定中であるから、設
定が終了するまで待つ（ステップ６０）。設定が終了し
てｃ１＝０となった後、制御情報１〜制御情報ｎの値に
よって定まるルートに沿ってプログラムを実行する。
ータ制御情報１〜制御情報ｎが変更中か否かを判断する
ために、コミュニケーションエリア内のフラグｃ１の値
を読み出す。ｃ１＝１の場合には設定中であるから、設
定が終了するまで待つ（ステップ６０）。設定が終了し
てｃ１＝０となった後、制御情報１〜制御情報ｎの値に
よって定まるルートに沿ってプログラムを実行する。
【００２７】なお、このダイナミックなルート制御の場
合には、制御情報１〜制御情報ｎが設定中のときは実機
ＣＰＵ１１Ａの実行は停止させられる。しかし、実機Ｃ
ＰＵ１１Ａのプログラムは、短時間で終了するものが多
数回繰り返される形であることがほとんどであり、この
停止は、ルートを変更するために繰り返しの前後に行わ
れるものであるので、全く問題にならない。
合には、制御情報１〜制御情報ｎが設定中のときは実機
ＣＰＵ１１Ａの実行は停止させられる。しかし、実機Ｃ
ＰＵ１１Ａのプログラムは、短時間で終了するものが多
数回繰り返される形であることがほとんどであり、この
停止は、ルートを変更するために繰り返しの前後に行わ
れるものであるので、全く問題にならない。
【００２８】尚、上記実施例では、ＣＰＵ間の連絡のた
めに２ポートＲＡＭ１３Ａを用いたが、通信用ポートを
備えたＣＰＵを用いて、実機ＣＰＵ１１Ａの実行状態の
伝送、あるいはフラグｃ１、制御情報ｉ等の送受信がこ
の通信用ポートによって行われるようにしてもよい。
めに２ポートＲＡＭ１３Ａを用いたが、通信用ポートを
備えたＣＰＵを用いて、実機ＣＰＵ１１Ａの実行状態の
伝送、あるいはフラグｃ１、制御情報ｉ等の送受信がこ
の通信用ポートによって行われるようにしてもよい。
【００２９】
【発明の効果】以上のようにこの発明によれば、デバッ
グが施されるソフトウェアを実行する実機ＣＰＵ、及び
実機バスにより実機ＣＰＵに接続され前記ソフトウェア
を記憶する実機メモリ装置を有するソフトウェア搭載対
象実機、並びにソフトウェアの実行状態を読み出す支援
機ＣＰＵ、及び支援機バスにより支援機ＣＰＵに接続さ
れた支援機メモリ装置を有するデバッグ支援機を備え、
実機バスと支援機バスとを接続し、デバッグ支援機が、
ソフトウェア搭載対象実機に影響を与えることなくソフ
トウェアの実行状態を読み出すようにしたので、実機Ｃ
ＰＵがプログラムを実行している最中にも実行状態を読
み出すことができ、また、ダイナミックなルート制御を
行うこともできるソフトウェアデバッグ支援装置が得ら
れる効果がある。
グが施されるソフトウェアを実行する実機ＣＰＵ、及び
実機バスにより実機ＣＰＵに接続され前記ソフトウェア
を記憶する実機メモリ装置を有するソフトウェア搭載対
象実機、並びにソフトウェアの実行状態を読み出す支援
機ＣＰＵ、及び支援機バスにより支援機ＣＰＵに接続さ
れた支援機メモリ装置を有するデバッグ支援機を備え、
実機バスと支援機バスとを接続し、デバッグ支援機が、
ソフトウェア搭載対象実機に影響を与えることなくソフ
トウェアの実行状態を読み出すようにしたので、実機Ｃ
ＰＵがプログラムを実行している最中にも実行状態を読
み出すことができ、また、ダイナミックなルート制御を
行うこともできるソフトウェアデバッグ支援装置が得ら
れる効果がある。
【図１】この発明の一実施例の構成を示すブロック図で
ある。
ある。
【図２】この発明の一実施例の動作を示すフローチャー
トである。
トである。
【図３】この発明の一実施例の動作を示すフローチャー
トである。
トである。
【図４】従来のソフトウェアデバッグ支援装置を示す構
成図である。
成図である。
１Ａ ソフトウェア搭載対象実機２Ａ デ
バッグ支援機 １１Ａ 実機ＣＰＵ １２ 実機ＲＯＭ １３Ａ ２ポートＲＡＭ １５ 実機バス ２５Ａ 支援機ＣＰＵ ２６Ａ 支援機メモリ装置 ２８Ａ 支援機バス
バッグ支援機 １１Ａ 実機ＣＰＵ １２ 実機ＲＯＭ １３Ａ ２ポートＲＡＭ １５ 実機バス ２５Ａ 支援機ＣＰＵ ２６Ａ 支援機メモリ装置 ２８Ａ 支援機バス
Claims (2)
- 【請求項１】 デバッグが施されるソフトウェアを実
行する実機ＣＰＵ、及び実機バスにより前記実機ＣＰＵ
に接続され前記ソフトウェアを記憶する実機メモリ装置
を有するソフトウェア搭載対象実機、並びに前記ソフト
ウェアの実行状態を読み出す支援機ＣＰＵ、及び支援機
バスにより前記支援機ＣＰＵに接続された支援機メモリ
装置を有するデバッグ支援機を備え、前記実機バスと前
記支援機バスとを接続したことを特徴とするソフトウェ
アデバッグ支援装置。 - 【請求項２】 デバッグが施されるソフトウェアを実
行するとともに通信用ポートを有する実機ＣＰＵ、及び
実機バスにより前記実機ＣＰＵに接続され前記ソフトウ
ェアを記憶する実機メモリ装置を設けたソフトウェア搭
載対象実機、並びに前記ソフトウェアの実行状態を読み
出すとともに通信用ポートを有する支援機ＣＰＵを設け
たデバッグ支援機を備え、前記実機ＣＰＵの通信用ポー
トと前記支援機ＣＰＵの通信用ポートとを接続したこと
を特徴とするソフトウェアデバッグ支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068682A JPH04304533A (ja) | 1991-04-02 | 1991-04-02 | ソフトウェアデバッグ支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068682A JPH04304533A (ja) | 1991-04-02 | 1991-04-02 | ソフトウェアデバッグ支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304533A true JPH04304533A (ja) | 1992-10-27 |
Family
ID=13380750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068682A Pending JPH04304533A (ja) | 1991-04-02 | 1991-04-02 | ソフトウェアデバッグ支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304533A (ja) |
-
1991
- 1991-04-02 JP JP3068682A patent/JPH04304533A/ja active Pending
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