JPH04346467A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04346467A JPH04346467A JP12014291A JP12014291A JPH04346467A JP H04346467 A JPH04346467 A JP H04346467A JP 12014291 A JP12014291 A JP 12014291A JP 12014291 A JP12014291 A JP 12014291A JP H04346467 A JPH04346467 A JP H04346467A
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- Japan
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- metal
- electrode
- high melting
- semiconductor device
- resistor
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- Pending
Links
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
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Landscapes
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はショットキー接合の金属
電極を有する半導体素子（ＦＥＴなど）を含む半導体装
置に関する。
電極を有する半導体素子（ＦＥＴなど）を含む半導体装
置に関する。
【０００２】
【従来の技術】耐熱ゲート電極を用いたセルフアライン
プロセスによりＭＥＳＦＥＴなどの半導体素子を作成す
る製造方法が知られている（超高速化合物半導体デバイ
ス、ｐｐ．８１−８３、菅野卓雄監修、大森正道編、培
風館）。 この半導体素子に温度特性に優れた金属薄膜抵抗を付加
し、半導体装置として使用する場合がある。この場合、
半導体素子は一般的にセルフアラインプロセスで作成し
、その後、金属薄膜抵抗を作成していた。
プロセスによりＭＥＳＦＥＴなどの半導体素子を作成す
る製造方法が知られている（超高速化合物半導体デバイ
ス、ｐｐ．８１−８３、菅野卓雄監修、大森正道編、培
風館）。 この半導体素子に温度特性に優れた金属薄膜抵抗を付加
し、半導体装置として使用する場合がある。この場合、
半導体素子は一般的にセルフアラインプロセスで作成し
、その後、金属薄膜抵抗を作成していた。
【０００３】
【発明が解決しようとする課題】しかし、半導体素子と
金属薄膜抵抗を有する半導体装置を製造する場合、工程
が煩雑になり、全体的に作業性が悪いという欠点があっ
た。
金属薄膜抵抗を有する半導体装置を製造する場合、工程
が煩雑になり、全体的に作業性が悪いという欠点があっ
た。
【０００４】そこで本発明は、作業性の高い半導体装置
を提供することを目的とする。
を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を達成するため
に、本発明は金属電極を有する半導体素子を含む半導体
装置において、上記金属電極を形成する過程で上記金属
電極を構成する金属を用いて形成された抵抗体をさらに
備えていることを特徴とする。
に、本発明は金属電極を有する半導体素子を含む半導体
装置において、上記金属電極を形成する過程で上記金属
電極を構成する金属を用いて形成された抵抗体をさらに
備えていることを特徴とする。
【０００６】
【作用】本発明に係る半導体装置によると、半導体素子
と抵抗体は共通の金属により構成され、これらの金属は
同一処理により形成される。
と抵抗体は共通の金属により構成され、これらの金属は
同一処理により形成される。
【０００７】
【実施例】以下、本発明の一実施例について、添付図面
を参照して説明する。なお、説明において同一要素には
同一符号を用い、重複する説明は省略する。図１は本発
明に係る半導体装置の一実施例として、ＭＥＳＦＥＴお
よび金属薄膜抵抗を示す縦断面図、図２は図１に示す半
導体装置を製造する工程を示す工程図である。
を参照して説明する。なお、説明において同一要素には
同一符号を用い、重複する説明は省略する。図１は本発
明に係る半導体装置の一実施例として、ＭＥＳＦＥＴお
よび金属薄膜抵抗を示す縦断面図、図２は図１に示す半
導体装置を製造する工程を示す工程図である。
【０００８】ＧａＡｓ基板１のＦＥＴ形成領域にはＳｉ
などのイオンが注入されて動作層１ａが形成されており
、その動作層１ａの上面に高融点金属でショットキー接
合のゲート電極Ｅが形成されている。さらに、その両側
には高濃度でイオンが注入されたドレイン領域１ｄおよ
びソース領域１ｓが形成されている。金属薄膜抵抗Ｒは
ＧａＡｓ基板１上に絶縁膜２を介して高融点金属膜４で
形成されている。本実施例では、これらの高融点金属は
同一工程において金属を被着することにより形成してい
るので、ゲート電極Ｅおよび金属薄膜抵抗Ｒを構成する
高融点金属を同一膜厚に設定することができる。
などのイオンが注入されて動作層１ａが形成されており
、その動作層１ａの上面に高融点金属でショットキー接
合のゲート電極Ｅが形成されている。さらに、その両側
には高濃度でイオンが注入されたドレイン領域１ｄおよ
びソース領域１ｓが形成されている。金属薄膜抵抗Ｒは
ＧａＡｓ基板１上に絶縁膜２を介して高融点金属膜４で
形成されている。本実施例では、これらの高融点金属は
同一工程において金属を被着することにより形成してい
るので、ゲート電極Ｅおよび金属薄膜抵抗Ｒを構成する
高融点金属を同一膜厚に設定することができる。
【０００９】なお、高融点金属としては、例えば周期表
でＩＶ−Ａ族のＴｉ、Ｚｒ、Ｈｆ、Ｖ−Ａ族のＶ、Ｎｂ
、Ｔａ、ＶＩ−Ａ族のＣｒ、Ｍｏ、Ｗなどがある（ＶＬ
ＳＩの薄膜技術、ｐｐ．１４９−１６９、伊藤隆司、石
川元、中村宏昭共著、１９８６年）。
でＩＶ−Ａ族のＴｉ、Ｚｒ、Ｈｆ、Ｖ−Ａ族のＶ、Ｎｂ
、Ｔａ、ＶＩ−Ａ族のＣｒ、Ｍｏ、Ｗなどがある（ＶＬ
ＳＩの薄膜技術、ｐｐ．１４９−１６９、伊藤隆司、石
川元、中村宏昭共著、１９８６年）。
【００１０】以下、上述した半導体装置の製造方法を説
明する。まず、ショットキーゲート電極が形成されるＧ
ａＡｓ基板１の電極形成領域に、Ｓｉイオンを用いた選
択的イオン注入を行い、キャップアニールまたはキャッ
プレスアニールを施すことにより電極形成領域に動作層
１ａを形成しておく。次に、ＳｉＯＮなどの絶縁材を表
面に被着し（図２（ａ））、ＧａＡｓ基板１の電極形成
領域および抵抗形成領域の上面に絶縁膜２を形成する。 この絶縁膜２は例えば５００オングストロームの膜厚で
堆積する。
明する。まず、ショットキーゲート電極が形成されるＧ
ａＡｓ基板１の電極形成領域に、Ｓｉイオンを用いた選
択的イオン注入を行い、キャップアニールまたはキャッ
プレスアニールを施すことにより電極形成領域に動作層
１ａを形成しておく。次に、ＳｉＯＮなどの絶縁材を表
面に被着し（図２（ａ））、ＧａＡｓ基板１の電極形成
領域および抵抗形成領域の上面に絶縁膜２を形成する。 この絶縁膜２は例えば５００オングストロームの膜厚で
堆積する。
【００１１】次に、スピンコーティングでレジスト材を
表面に塗付し、フォトリソグラフィ技術により、抵抗領
域上に被着された絶縁膜２の上面にレジスト部材３を残
存させる（同図（ｂ））。このレジスト部材３は、不要
な絶縁膜２を除去するためのパターニングに用いる。不
要な絶縁膜２は超音波を加えた緩衝フッ酸の中に１分間
浸すことにより簡単に除去でき、このパターニングによ
り抵抗領域以外に被着された絶縁膜２は取り除かれる。 抵抗領域上のレジスト部材３は、このパターニングの後
に除去される（図２（ｃ））。
表面に塗付し、フォトリソグラフィ技術により、抵抗領
域上に被着された絶縁膜２の上面にレジスト部材３を残
存させる（同図（ｂ））。このレジスト部材３は、不要
な絶縁膜２を除去するためのパターニングに用いる。不
要な絶縁膜２は超音波を加えた緩衝フッ酸の中に１分間
浸すことにより簡単に除去でき、このパターニングによ
り抵抗領域以外に被着された絶縁膜２は取り除かれる。 抵抗領域上のレジスト部材３は、このパターニングの後
に除去される（図２（ｃ））。
【００１２】次に、表面に高融点金属を被着し、電極形
成領域および抵抗形成領域を含む全面に高融点金属膜４
を形成する（同図（ｄ））。本実施例ではイオン注入に
より高濃度領域を形成しているので、高融点金属として
はイオン注入領域の活性化の為のアニール温度において
ＧａＡｓ基板１と反応しない材質（例えばＷＳｉ合金）
を選択することが望ましい。また、高融点金属膜４は２
０００オングストロームの膜厚でスパッタリング法を用
いて形成することができ、この結果、抵抗形成領域上に
形成された絶縁膜２は高融点金属膜４により覆われる。
成領域および抵抗形成領域を含む全面に高融点金属膜４
を形成する（同図（ｄ））。本実施例ではイオン注入に
より高濃度領域を形成しているので、高融点金属として
はイオン注入領域の活性化の為のアニール温度において
ＧａＡｓ基板１と反応しない材質（例えばＷＳｉ合金）
を選択することが望ましい。また、高融点金属膜４は２
０００オングストロームの膜厚でスパッタリング法を用
いて形成することができ、この結果、抵抗形成領域上に
形成された絶縁膜２は高融点金属膜４により覆われる。
【００１３】次に、高融点金属膜４上にスピンコーティ
ングでレジスト材を塗付し、フォトリソグラフィ技術を
用いたパターニングにより、高融点金属膜４上にマスク
パターンを形成する（同図（ｅ））。このマスクパター
ンには、電極形成領域と抵抗形成領域上にレジスト部材
５が配置されている。このマスクパターンを用いてＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）
などの異方性エッチングを施し、電極形成領域および抵
抗形成領域以外の領域に被着した不要な高融点金属膜４
を除去する（同図（ｆ））。
ングでレジスト材を塗付し、フォトリソグラフィ技術を
用いたパターニングにより、高融点金属膜４上にマスク
パターンを形成する（同図（ｅ））。このマスクパター
ンには、電極形成領域と抵抗形成領域上にレジスト部材
５が配置されている。このマスクパターンを用いてＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）
などの異方性エッチングを施し、電極形成領域および抵
抗形成領域以外の領域に被着した不要な高融点金属膜４
を除去する（同図（ｆ））。
【００１４】次に、高融点金属膜４上のマスクパターン
を除去し、ゲート電極Ｅを用いたセルフアラインプロセ
スによりＳｉイオン注入を行い、ゲート電極Ｅの両側に
ドレイン領域１ｄ、ソース領域１ｓを形成する（同図（
ｇ））。最後に、キャップアニールまたはキャップレス
アニールを施すことにより、ドレイン領域１ｄおよびソ
ース領域１ｓに注入されたイオンを活性化する。以上に
より、同一材料で形成されたゲート電極Ｅおよび金属薄
膜抵抗Ｒが形成され、オーミック電極をドレイン領域１
ｄおよびソース領域１ｓに形成することによりＧａＡｓ
基板１上にＭＥＳＦＥＴが形成される。
を除去し、ゲート電極Ｅを用いたセルフアラインプロセ
スによりＳｉイオン注入を行い、ゲート電極Ｅの両側に
ドレイン領域１ｄ、ソース領域１ｓを形成する（同図（
ｇ））。最後に、キャップアニールまたはキャップレス
アニールを施すことにより、ドレイン領域１ｄおよびソ
ース領域１ｓに注入されたイオンを活性化する。以上に
より、同一材料で形成されたゲート電極Ｅおよび金属薄
膜抵抗Ｒが形成され、オーミック電極をドレイン領域１
ｄおよびソース領域１ｓに形成することによりＧａＡｓ
基板１上にＭＥＳＦＥＴが形成される。
【００１５】このように、耐熱ゲートプロセスにおける
ゲート電極Ｅと抵抗体として用いられる金属薄膜抵抗Ｒ
に共通材料を使用し、これらを同一工程において同時に
形成しているので、工程が短縮化され簡略化する。
ゲート電極Ｅと抵抗体として用いられる金属薄膜抵抗Ｒ
に共通材料を使用し、これらを同一工程において同時に
形成しているので、工程が短縮化され簡略化する。
【００１６】また、本実施例により製造された金属薄膜
抵抗は抵抗体とＧａＡｓ基板間に絶縁膜２が介在してい
るので、他の素子との分離が容易になっている。
抵抗は抵抗体とＧａＡｓ基板間に絶縁膜２が介在してい
るので、他の素子との分離が容易になっている。
【００１７】なお、本発明は上記実施例に限定されるも
のではない。上記実施例では半導体装置としてＧａＡｓ
ＭＥＳＦＥＴを用いたが、基板材料、半導体素子はそれ
ぞれＧａＡｓ、ＦＥＴに限定されるものではない。
のではない。上記実施例では半導体装置としてＧａＡｓ
ＭＥＳＦＥＴを用いたが、基板材料、半導体素子はそれ
ぞれＧａＡｓ、ＦＥＴに限定されるものではない。
【００１８】また、金属膜の被着法としてはスパッタリ
ング法の他、電子ビーム蒸着法、ＣＶＤ法などを使用で
きる。
ング法の他、電子ビーム蒸着法、ＣＶＤ法などを使用で
きる。
【００１９】さらに、金属を用いた電極はゲート電極に
限定されるものではない。
限定されるものではない。
【００２０】
【発明の効果】以上説明したように、本発明では半導体
素子と抵抗体に用いる金属が共通になっており、これら
の金属は同一処理によって形成されているので、作業性
の高い半導体装置を提供することができる。
素子と抵抗体に用いる金属が共通になっており、これら
の金属は同一処理によって形成されているので、作業性
の高い半導体装置を提供することができる。
【図１】本発明に係る半導体装置の一実施例として、Ｍ
ＥＳＦＥＴおよび金属薄膜抵抗を示す縦断面図である。
ＥＳＦＥＴおよび金属薄膜抵抗を示す縦断面図である。
【図２】図１に示す半導体装置の製造方法を示す工程図
である。
である。
１…ＧａＡｓ基板
２…絶縁膜
３、５…レジスト部材
４…高融点金属膜
Ｅ…ゲート電極
Ｒ…金属薄膜抵抗
１ａ…動作層
１ｄ…ドレイン領域
１ｓ…ソース領域
Claims (1)
- 【請求項１】 ショットキー接合の金属電極を有する
半導体素子を含む半導体装置において、前記金属電極を
形成する過程で前記金属電極を構成する金属を用いて形
成された抵抗体をさらに備えていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12014291A JPH04346467A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12014291A JPH04346467A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346467A true JPH04346467A (ja) | 1992-12-02 |
Family
ID=14779007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12014291A Pending JPH04346467A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098063A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積装置の製造方法 |
| US6255679B1 (en) | 1998-06-29 | 2001-07-03 | Nec Corporation | Field effect transistor which can operate stably in millimeter wave band |
-
1991
- 1991-05-24 JP JP12014291A patent/JPH04346467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098063A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積装置の製造方法 |
| US6255679B1 (en) | 1998-06-29 | 2001-07-03 | Nec Corporation | Field effect transistor which can operate stably in millimeter wave band |
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